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第4章原理图输入设计方法 利用EDA工具进行原理图输入设计的优点是 设计者不必具备许多诸如编辑技术 硬件语言等新知识就能迅速入门 完成较大规模的电路系统设计 MAX plusII提供了功能强大 直观便捷和操作灵活的原理图输入设计功能 同时配备了适用于各种需要的元件库 提供多层次设计功能 还提供了时序仿真器 精度达到0 1ns 本章详细介绍原理图输入设计方法 但学习的重点是设计流程 因为除最初的图形编辑输入外 其他处理流程都与文本 如VHDL文件 输入设计完全一致 1位全加器可以利用用基本的逻辑门电路设计 也可以用两个半加器及一个或门连接而成 因此需要首先完成半加器的设计 以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤 其主要流程与数字系统设计一般流程基本一致 事实上 除了最初的输入方法稍有不同外 应用VHDL的文本输入设计方法的流程也基本与此相同 4 1原理图方式设计初步 1位全加器设计向导 4 1 1基本设计步骤 步骤1 为本项工程设计建立文件夹 注意 文件夹名不能用中文 且不可带空格 为设计全加器新建一个文件夹作工作库 文件夹名取为My prjct注意 不可用中文 步骤2 输入设计项目和存盘 图4 1进入MAX plusII 建立一个新的设计文件 使用原理图输入方法设计 必须选择打开原理图编辑器 新建一个设计文件 图4 2元件输入对话框 首先在这里用鼠标右键产生此窗 并选择 EnterSymbol 输入一个元件 然后用鼠标双击这基本硬件库 这是基本硬件库中的各种逻辑元件 也可在这里输入元件名 如2输入与门AND2 输出引脚 OUTPUT 图4 3将所需元件全部调入原理图编辑窗 连接好的原理图 输出引脚 OUTPUT 输入引脚 INPUT 将他们连接成半加器 图4 4连接好原理图并存盘 首先点击这里 文件名取为 h adder gdf 注意 要存在自己建立的文件夹中 步骤3 将设计项目设置成工程文件 PROJECT 图4 5将当前设计文件设置成工程文件 首先点击这里 然后选择此项 将当前的原理图设计文件设置成工程 最后注意此路径指向的改变 注意 此路径指向当前的工程 步骤4 选择目标器件并编译 图4 6选择最后实现本项设计的目标器件 首先选择这里 器件系列选择窗 选择ACEX1K系列 根据实验板上的目标器件型号选择 如选EP1K30 注意 首先消去这里的勾 以便使所有速度级别的器件都能显示出来 图4 7对工程文件进行编译 综合和适配等操作 选择编译器 编译窗 消去Quartus适配操作 选择此项 消去这里的勾 完成编译 步骤5 时序仿真 1 建立波形文件 首先选择此项 为仿真测试新建一个文件 选择波形编辑器文件 2 输入信号节点 图4 8从SNF文件中输入设计文件的信号节点 从SNF文件中输入设计文件的信号节点 点击 LIST SNF文件中的信号节点 图4 9列出并选择需要观察的信号节点 用此键选择左窗中需要的信号进入右窗 最后点击 OK 图4 9列出并选择需要观察的信号节点 3 设置波形参量 图4 10在Options菜单中消去网格对齐SnaptoGrid的选择 消去对勾 消去这里的勾 以便方便设置输入电平 4 设定仿真时间 图4 11设定仿真时间 选择ENDTIME调整仿真时间区域 选择60微秒比较合适 5 加上输入信号 图4 12为输入信号设定必要的测试电平或数据 6 波形文件存盘 图4 13保存仿真波形文件 用此键改变仿真区域坐标到合适位置 点击 1 使拖黑的电平为高电平 7 运行仿真器 图4 14运行仿真器 选择仿真器 运行仿真器 8 观察分析半加器仿真波形 图4 15半加器h adder gdf的仿真波形 9 为了精确测量半加器输入与输出波形间的延时量 可打开时序分析器 图4 16打开延时时序分析窗 选择时序分析器 输入输出时间延迟 10 包装元件入库 选择菜单 File Open 在 Open 对话框中选择原理图编辑文件选项 GraphicEditorFiles 然后选择h adder gdf 重新打开半加器设计文件 然后选择如图4 5中 File 菜单的 CreateDefaultSymbol 项 将当前文件变成了一个包装好的单一元件 Symbol 并被放置在工程路径指定的目录中以备后用 步骤6 引脚锁定 可选择键8作为半加器的输入 a 选择实验电路结构图6 选择键7作为半加器的输入 b 可选择发光管8作为半加器的进位输出 co 可选择发光管7作为半加器的和输出 so 选择实验板上插有的目标器件 目标器件引脚名和引脚号对照表 键8的引脚名 键8的引脚名对应的引脚号 引脚对应情况实验板位置半加器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1 键8 aPIO13272 键7bPIO12263 发光管8coPIO23394 发光管7soPIO2238 步骤6 引脚锁定 选择引脚锁定选项 引脚窗 此处输入信号名 此处输入引脚名 按键 ADD 即可 注意引脚属性错误引脚名将无正确属性 再编译一次 将引脚信息写进去 选择编程器 准备将设计好的半加器文件下载到目器件中去 编程窗 步骤7 编程下载 1 下载方式设定 图4 18设置编程下载方式 在编程窗打开的情况下选择下载方式设置 选择此项下载方式 步骤7 编程下载 1 下载方式设定 图4 18设置编程下载方式 2 下载 图4 19向EF1K30下载配置文件 下载 配置 成功 若键8 7为高电平 进位 co 为 1 和 so 为 0 选择电路模式为 6 模式选择键 步骤8 设计顶层文件 1 仿照前面的 步骤2 打开一个新的原理图编辑窗口 图4 20在顶层编辑窗中调出已设计好的半加器元件 2 完成全加器原理图设计 并以文件名f adder gdf存在同一目录中 3 将当前文件设置成Project 并选择目标器件为EPF10K10LC84 4 4 编译此顶层文件f adder gdf 然后建立波形仿真文件 图4 21在顶层编辑窗中设计好全加器 5 对应f adder gdf的波形仿真文件 参考图中输入信号cin bin和ain输入信号电平的设置 启动仿真器Simulator 观察输出波形的情况 6 锁定引脚 编译并编程下载 硬件实测此全加器的逻辑功能 图4 221位全加器的时序仿真波形 4 1 2设计流程归纳 图4 23MAX plusII一般设计流程 4 1 3补充说明 1 编译窗口的各功能项目块含义 CompilerNetlistExtractor 将输入的原理图或HDL文件转化成网表文件 并检查其中的错误 该模块还负责连接顶层设计中的多层设计文件 此外还包含一个内置的用于接受外部标准网表文件阅读器 DatabaseBuilder 将多网表文件转化成单一层次的网表文件 LogicSynthesizer 对设计项目进行逻辑化简 优化和检查逻辑错误 Partitioner 将逻辑项目进行分割 使得项目可以在多个器件中实现 2 查看适配报告 编译完成后 鼠标双击Fitter适配器下方的rpt小方柱 可以查看资源适配和引脚使用 TimingSNFExtractor 从适配器输出的文件中提取时序仿真网表文件 留待对设计项目进行仿真测试用 Fitter 将底层逻辑元件的基本连接关系 在选定的器件中实现 Assembler 将适配器输出的文件 根据不同的目标器件 产生多种格式的编程 配置文件 如用于CPLD或ROM的POF编程文件 用于FPGA直接配置的SOF文件 可用于单片机对FPGA配置的Hex文件等 4 2较复杂电路的原理图设计 2位十进制数字频率计设计 4 2 1设计有时钟使能的两位十进制计数器 1 设计电路原理图 图4 24用74390设计一个有时钟使能的两位十进制计数器 2 计数器电路实现 图4 25调出元件74390 图4 26从Help中了解74390的详细功能 3 波形仿真 图4 27两位十进制计数器工作波形 4 2 2频率计主结构电路设计 图4 28两位十进制频率计顶层设计原理图文件 图4 29两位十进制频率计测频仿真波形 4 2 3测频时序控制电路设计 图4 30测频时序控制电路 图4 31测频时序控制电路工作波形 4 2 4频率计顶层电路设计 图4 32频率计顶层电路原理图 文件 ft top gdf 图4 33频率计工作时序波形 4 2 5设计项目的其他信息和资源配置 1 了解设计项目的结构层次 图4 34频率计ft top项目的设计层次 2 了解器件资源分配情况 图4 35适配报告中的部分内容 图4 36芯片资源编辑窗 3 了解设计项目速度 延时特性 图4 37寄存器时钟特性窗 图4 38信号延时矩阵表 4 资源编辑 5 引脚锁定 图4 39DeviceView窗 LCs手工分配 图4 40适配器设置 图4 41手工分配LCs 4 3参数可设置LPM兆功能块 4 3 1基于LPM COUNTER的数控分频器设计 图4 42数控分频器电路原理图 当d 3 0 12 即16进制数 C 时的工作波形 图4 43数控分频器工作波形 4 3 2基于LPM ROM的4位乘法器设计 图4 44用LPM ROM设计的4位乘法器原理图 1 用文本编辑器编辑m