企业培训_fpga培训教材

2020 2 22 全国大学生电子设计竞赛 FPGA培训 1 FPGA培训 第一讲内容 可编程逻辑器件概述 ispXP2芯片介绍 FPGA与CPLD的比较 VrilogHDL编程语言 编程实例 ispLEVER7 0开发环境作业 数字时钟 2020 2 22 2 全国大学生电子设计竞赛 FPGA培训 可编程逻辑器件概述 PLD的发展历程 2020 2 22 3 全国大学生电子设计竞赛 FPGA培训 PLD的分类 按集成度分类 2020 2 22 4 全国大学生电子设计竞赛 FPGA培训 按结构分类 乘积项结构 大部分简单PLD和CPLD 查找表结构 大多数FPGA按编程工艺分类 熔丝 Fuse 型 反熔丝 Anti fuse 型 EPROM型 紫外线擦除电可编程逻辑器件 EEPROM型 SRAM型 大部分FPGA器件采用此种编程工艺 Flash型 2020 2 22 5 全国大学生电子设计竞赛 FPGA培训 简单PLD器件被取代的原因 阵列规模小 资源不够用于设计数字系统片内寄存器资源不足 难以构成丰富的时序电路I O不够灵活编程不便 需专用的编程工具 2020 2 22 6 全国大学生电子设计竞赛 FPGA培训 FPGA CPLD被广泛采用的原因 规模越来越大 单片逻辑门数已愈千万 开发过程投资小 FPGA CPLD芯片在出厂前都经过了严格的测试 而且设计灵活 发现错误可直接更改设计 减少了投片风险 用FPGA CPLD试制功能样机 能以最快速度占领市场 有些领域 标准协议发展太快 设计ASIC根不上技术更新速度 只能依靠FPGA CPLD完成系统研制与开发 FPGA CPLD开发工具智能化 功能强大 新型FPGA内嵌CPU或DSP内核 支持软硬件协同设计 可作为SOPC硬件平台 2020 2 22 7 全国大学生电子设计竞赛 FPGA培训 2020 2 22 8 全国大学生电子设计竞赛 FPGA培训 XP2基本结构 JTAG SPIPorts sysCLOCKPLLsFrequencySynthesis Upto4perdevice EnhancedConfigurationLogicincludesDualBoot Decryption TransFR Pre EngineeredSourceSynchronousSupport DDR2 400MbpsGeneric 750Mbps On ChipOscillator Flash FlexiblesysIOBuffers LVCMOS HSTL SSTL LVDS DSPBlocksMultiplyandAccumulateSupportForUpto3218X18Multipliers sysMEMBlockRAM18KbitDualPortUpto885Kbits ProgrammableFunctionUnits PFUs Upto40KLUTs FlexibleRoutingOptimizedforSpeed CostandRoutability 2020 2 22 9 全国大学生电子设计竞赛 FPGA培训 查找表 Look Up Table 简称为LUT LUT本质上就是一个RAM 它把数据事先写入RAM后 每当输入一个信号就等于输入一个地址进行查表 找出地址对应的内容 然后输出 2020 2 22 10 全国大学生电子设计竞赛 FPGA培训 FPGA CPLD比较 2020 2 22 11 全国大学生电子设计竞赛 FPGA培训 什么是VerilogHDL VerilogHDL是一种硬件描述语言 用于从算法级 门级到开关级的多种抽象设计层次的数字系统建模 被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间 数字系统能够按层次描述 并可在相同描述中显式地进行时序建模 VerilogHDL语言提供了编程语言接口 通过该接口可以在模拟 验证期间从设计外部访问设计 包括模拟的具体控制和运行 VerilogHDL语言不仅定义了语法 而且对每个语法结构都定义了清晰的模拟 仿真语义 因此 用这种语言编写的模型能够使用Verilog仿真器进行验证 语言从C编程语言中继承了多种操作符和结构 VerilogHDL语言的核心子集非常易于学习和使用 完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述 Verilog TellmehowyourcircuitshouldbehaveandIwillgiveyouthehardwarethatdoesthejob 2020 2 22 12 全国大学生电子设计竞赛 FPGA培训 功能模块 2020 2 22 13 全国大学生电子设计竞赛 FPGA培训 结构模块 2020 2 22 14 全国大学生电子设计竞赛 FPGA培训 RTL综合 RegisterTransferLevel RTL Atypeofbehavioralmodeling forthepurposeofsynthesis Hardwareisimpliedorinferred SynthesizableSynthesis TranslatingHDLtoacircuitandthenoptimizingtherepresentedcircuitRTLSynthesis TheprocessoftranslatingaRTLmodelofhardwareintoanoptimizedtechnologyspecificgatelevelimplementation 2020 2 22 15 全国大学生电子设计竞赛 FPGA培训 RTL综合 2020 2 22 16 全国大学生电子设计竞赛 FPGA培训 典型综合流程 2020 2 22 17 全国大学生电子设计竞赛 FPGA培训 典型仿真流程 2020 2 22 18 全国大学生电子设计竞赛 FPGA培训 基本模块结构 2020 2 22 19 全国大学生电子设计竞赛 FPGA培训 PORTS声明 2020 2 22 20 全国大学生电子设计竞赛 FPGA培训 DATA类型声明 2020 2 22 21 全国大学生电子设计竞赛 FPGA培训 assign语句 2020 2 22 22 全国大学生电子设计竞赛 FPGA培训 assign语句 2020 2 22 23 全国大学生电子设计竞赛 FPGA培训 Always语句 Iftherearemorethanonebehavioralstatementinsideanalwaysblock thestatementscanbegroupedusingthekeywordsbeginandend 此语句总是循环执行 只有寄存器类型数据能够在这种语句中被赋值 所有的always语句在0时刻并发执行 2020 2 22 24 全国大学生电子设计竞赛 FPGA培训 阻塞性过程赋值 赋值操作符是 阻塞性过程赋值在其后所有语句执行前执行 即在下一语句执行前该赋值语句完成执行 如下所示 always AorBorCin beginT1 AendT1赋值首先发生 计算T1 接着执行第二条语句 T2被赋值 然后执行第三条语句 T3被赋值 依此类推 executedintheordertheyarespecifiedinasequentialblock 2020 2 22 25 全国大学生电子设计竞赛 FPGA培训 非阻塞性过程赋值 非阻塞性过程赋值使用赋值符号 例如 beginLoad 32 RegA Load RegB Store endallowschedulingofassignmentswithoutblockingexecutionofthestatementsthatfollowinasequentialblock Recommended UseNonblockingassignmentsforclockedprocesseswhenwritingsynthesizablecode 2020 2 22 26 全国大学生电子设计竞赛 FPGA培训 Always语句 2020 2 22 27 全国大学生电子设计竞赛 FPGA培训 Always语句 2020 2 22 28 全国大学生电子设计竞赛 FPGA培训 If ElseStatements 2020 2 22 29 全国大学生电子设计竞赛 FPGA培训 CaseStatement 2020 2 22 30 全国大学生电子设计竞赛 FPGA培训 ClockedProcess Nonblockingassignments areusedforclockedprocesses 2020 2 22 31 全国大学生电子设计竞赛 FPGA培训 Function 2020 2 22 32 全国大学生电子设计竞赛 FPGA培训 Function Multiplier 2020 2 22 33 全国大学生电子设计竞赛 FPGA培训 ispLEVER设计流程图 2020 2 22 34 全国大学生电子设计竞赛 FPGA培训 SystemStimulation 2020 2 22 35 全国大学生电子设计竞赛 FPGA培训 实例 2020 2 22 36 全国大学生电子设计竞赛 FPGA培训 DesignBlock modulecounter clk clr f d q inputclk inputclr input 1 0 f input 7 0 d output 7 0 q wireclk wireclr wire 1 0 f wire 7 0 d reg 7 0 q always posedgeclkorposedgeclr beginif clr q 8 h00 elsecase f 2 b00 q d loadsthecounter2 b01 q q 1 countsup2 b10 q q 1 countsdown2 b11 q q endcaseendendmodule 2020 2 22 37 全国大学生电子设计竞赛 FPGA培训 StimulusBlock timescale100ps 1psmoduletb inputregclk regclr reg 1 0 f reg 7 0 d outputwire 7 0 q countertb clk clk clr clr f f d d q q initialbeginclk 0 forever 1clk clk endinitialbeginclr 1 d 8 h00 f 2 b00 10f 2 b10 10f 2 b01 10clr 0 512f 2 b11 10f 2 b10 512f 2 b11 endendmodule 2020 2 22 38 全国大学生电子设计竞赛 FPGA培训 数字时钟 自制版上按钮按下 蜂鸣器鸣叫 四个数码管初始数值显示 0 0 0 0 设定自制版从左至右 数码管名称4 3 2 1 数码管1 2显示分钟 数值显示 0 60 数码管3 4显示小时 数值显示 0 24 数码管3上的点表示秒闪 设定其中一个按钮为k1 按下分钟当前显示值加一 设定另外一个按钮为k2 按下小时当前显示值加一 2020 2 22 39 全国大学生电子设计竞赛 FPGA培训 Top图 详见参考程序 2020 2 22 40 全国大学生电子设计竞赛 FPGA培训 2020 2 22 41 全国大学生电子设计竞赛 FPG