理智面对学习压力_克服考试焦虑课件

闽江学院电子系 实验报告 学生姓名xxx班级 10级电子信息科学与技术学号 xxxxxxxxxx 实验题目 两位十进制计数器频率计设计 实验地点 实验目的 1 学会使用QuartusII软件设计电路 2 设计两位十进制计数器频率计 实验内容 1 基于VerilogHDL语言的显示译码器设计 频率计设计 十进制计数器设计 2 打包sjzjsq cpkz xsymq文件 即包装元件入库 3 设计频率计顶层电路的逻辑图并仿真 4 将设计的文件下载到芯片上 实验环境 使用的软件 Quartus 实验步骤及操作 1 在Quartus 中实现计数器的电路 1 为本设计项目建立文件夹mywork位于C Users daijingli Desktop 2 输入设计项目并存盘 运行Quartus 选择File New命令 在VerilogHDL编辑窗口中 用VerilogHDL语言编写两个十进制计数器的程序如下 modulesjzjsq Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 C C1 CP R EP ET inputCP R EP ET outputQ0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 C C1 regQ0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 reg 3 0 QT1 always negedgeCP begin if R QT1 4 b0000 elseif EP ET if QT1 4 b1001 QT1 QT1 1 elseQT1 4 b000 elseQT1 QT1 end reg 7 4 QT2 always negedgeQ3 begin if R QT2 4 b0000 elseif EP ET if QT2 4 b1001 QT2 QT2 1 elseQT2 4 b000 elseQT2 QT2 end always begin Q3 Q2 Q1 Q0 QT1 Q7 Q6 Q5 Q4 QT2 end and C1 Q0 Q3 and C Q0 Q3 Q4 Q7 endmodule 3 编译 4 包装原件入库选择File Created Update CreateSymbolFileforCurrentFile命令 2 在Quartus 中实现测频时序控制电路的设计 利用VerilogHDL语言编写的测频控制电路的模块如下 modulecpkz Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 EP1 ET1 CLR clk S0 S1 R inputclk S0 S1 R outputQ0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 EP1 ET1 CLR wires0 s1 m0 m1 m2 m3 not s0 S0 not s1 S1 and m0 s1 s0 and m1 s1 S0 and m2 S1 s0 and m3 S1 S0 regQ0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 QA QB QC QD QE QF reg 15 0 QT1 always negedgeclk begin if R QT1 16 b0000000000000000 elseif m0 begin if QT1 16 b0000000001110100 QT1 QT1 1 QT1 QT1 end elseif m1 begin if QT1 16 b0000001111111000 QT1 QT1 1 QT1 QT1 end elseif m2 begin if QT1 16 b0010011100100000 QT1 QT1 1 QT1 QT1 end elseif m3 begin if QT1 16 b1100001101100000 QT1 QT1 1 QT1 QT1 end end always begin Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 QA QB QC QD QE QF QT1 end wired0 d1 d2 d3 and d0 Q2 Q4 Q5 Q6 m0 and d1 Q3 Q4 Q5 Q6 Q7 Q8 Q9 m1 and d2 Q5 Q8 Q9 QA QD m3 and d3 Q5 Q6 Q8 Q9 QE QF m3 or CLR Q4 Q5 Q6 Q7 Q8 Q9 QA QB QC QD QE QF nor EP1 d0 d1 d2 d3 nor ET1 d0 d1 d2 d3 endmodule 3 频率计显示译码器的设计 利用VerilogHDL语言编写的显示译码器电路模块如下 modulexsymq a b c d e f g A3 A2 A1 A0 inputA3 A2 A1 A0 outputa b c d e f g wirea3 a2 a1 a0 m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 not a3 A3 not a2 A2 not a1 A1 not a0 A0 and m0 a3 a2 a1 a0 and m1 a3 a2 a1 A0 and m2 a3 a2 A1 a0 and m3 a3 a2 A1 A0 and m4 a3 A2 a1 a0 and m5 a3 A2 a1 A0 and m6 a3 A2 A1 a0 and m7 a3 A2 A1 A0 and m8 A3 a2 a1 a0 and m9 A3 a2 a1 A0 or a m0 m2 m3 m5 m6 m7 m8 m9 or b m0 m1 m2 m3 m4 m7 m8 m9 or c m0 m1 m3 m4 m5 m6 m7 m8 m9 or d m0 m2 m3 m5 m6 m8 m9 or e m0 m2 m6 m8 or f m0 m4 m5 m6 m8 m9 or g m2 m3 m4 m5 m6 m8 m9 endmodule 4 频率计顶层电路的设计 1 在Quartus 软件的工作界面上 选择File New命令 在弹出的对话框中选择BlockDiagram SchematicFile选项 然后单击OK按钮即可打开原理图编译窗口 2 将元件拖入原理编辑窗口在原理编辑窗口中 单击元件工具栏上的与门符号按钮 打开元件库 在元件库中 单击project选项 就可以找到打包入库的元件sjzjsq cpkz xsymq 单击OK按钮 就可将元件拖入编辑窗口 然后将输入输出端口器件拖入编辑界面 按图链接好电路 3 保存 编译通过后 启动波形仿真CLK周期为10ns 5 将设计文件下载到芯片上 实验结果 1 频率计顶层电路的逻辑图 2 顶层电路的时序仿真图 3 EP1C3T144C6芯片的引脚排列图 4 引脚锁定界面 5 编程下载界面 实验总结及心得体会 1 经过设计显示译码器 十进制计数器 频率时序电路的程序代码 学会如何编写QuartusII中的VerilogHDL语言 以及如何显示出频率