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用 户 使 用 手 册 用 户 使 用 手 册 目目 录录 第一章 综述第一章 综述 1 NIOSII EP2C35 开发板资源介绍 1 SOPC III 系统板资源介绍 3 第二章 系 统 模 块第二章 系 统 模 块 5 NIOSII EP2C35 开发板模块说明 5 NIOSII EP2C35 开发板使用注意事项 36 SOPC III 系统板模块说明 37 SOPC III 系统板使用注意事项 42 第三章 软 件 的 安 装第三章 软 件 的 安 装 4 3 概述 43 QuartusII 软件的安装 45 QuartusII 软件的授权 50 NIOSII 软件的安装 55 第四章 第四章 U S B 电 缆 的 安 装 与 使 用电 缆 的 安 装 与 使 用 5 9 概述 59 USB 电缆在 WINXP 系统中的安装 61 USB 电缆在 Linux 系统中的安装 65 USB 电缆在 QuartusII 软件中和设置 65 USB 电缆的规格指标 67 USB 电缆使用注意事项 71 疑难解答 71 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 1 第一章第一章 综综 述述 SOPC NIOSII EDA SOPC 实验开发系统是根据现代电子发展的方向 集 EDA 和 SOPC 系统开发为一体的综合性实验开发系统 除了满足高校专 本科生和研究生 的 SOPC 教学实验开发之外 也是电子设计和电子项目开发的理想工具 整个开发 系统由核心板 SOPC NiosII EP2C35 系统板和扩展板构成 根据用户不同的需求 配置成不同的开发系统 SOPC NiosII EP2C35 开发板为基于 Altera Cyclone II 器件的嵌入式系统开发 提供了一个很好的硬件平台 它可以为开发人员提供以下资源 拥有 33216 个逻辑单元和 483840 bits 片上存储单元的 Cyclone II EP2C35F672C8 FPGA 16 Mbits 的 EPCS16 配置芯片 1 Mbytes SRAM 32 Mbytes SDRAM 8 Mbytes NOR Flash ROM 64 Mbytes NAND Flash ROM RS 232 DB9 串行接口 USB2 0 设备接口 10BASE T J45 接口 多路音频 CODEC 接口 4 个用户自定义按键 4 个用户自定义 LED 1 个七段码 LED 标准 AS 编程接口和 JTAG 调试接口 50MHz 高精度时钟源 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 2 两个高密度扩展接口 可与配套实验箱连接 两个标准 2 54mm 扩展接口 供用户自由扩展 系统上电复位电路 支持 5V 直接输入 板上电源管理模块 SOPC NiosII EP2C35 开发板是在经过长期用户需求考察后 结合目前市面 上以及实际应用需要 同时兼顾入门学生以及资深开发工程师的应用需求而研发 的 就资源而言 它已经可以组成一个高性能的嵌入式系统 可以运行目前流行 的 RTOS 如 uC OS uClinux 等 系统主芯片采用 672 引脚 BGA 封装的 EP2C35 FPGA 它拥有 33216 个 LE 105 个 M4K 片上 RAM 共计 483840bits 35 个 18 18 硬件乘法器 4 个高性能 PLL 以及多达 475 个用户自定义 IO 板上提供 了大容量的 SRAM SDRAM 和 Flash ROM 等以及常用的 RS 232 USB2 0 RJ45 接口和标准音频接口等 除去板上已经固定连接的 IO 还有多达 260 个 IO 通过 不同的接插件引出 供用户使用 所以 不管从性能上而言 还是从系统灵活性 上而言 无论您是初学者 还是资深硬件工程师 它都会成为您的好帮手 图 1 1 系统功能框图 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 3 SOPC NIOSII EDA SOPC 实验开发平台提供了丰富的资源供学生或开发人 员学习 资源包括接口通信 控制 存储 数据转换以及人机交互显示等几大模 块 接口通信模块包括 SPI 接口 IIC 接口 视频接口 RS232 接口 网络接口 USB 接口 标准并口 PS2 键鼠接口 1 Wire 接口等 控制模块包括直流电机 步进电机等 存储模块包括 CF 卡 IDE 硬盘 SD 卡等 数据转换模块包括串行 ADC DAC 高速并行 ADC DAC 以及数字温度传感器等 人机交互显示模块 包括 8 个按键 8 个开关 4 4 键盘阵列 640 480 图形点阵 LCD 8 位动态 7 段码管 16 16 点阵以及交通灯等 另外把上还提供了一个简易模拟信号源和多 路时钟模块 上述的这些资源模块既可以满足初学者入门的要求 也可以满足开 发人员进行二次开发的要求 SOPC NIOSII EDA SOPC 实验开发平台提供的资源有 配套开发板为 SOPC NIOS II EP2C35 核心芯片为 EP2C35F672C8 640 480 超大图形点阵液晶屏 RTC 提供系统实时时钟 1 个直流电机和传感器模块 1 个步进电机模块 1 个 VGA 接口 1 路视频输入和视频输出接口 1 个标准串行接口 1 个以太网卡接口 利用 RTL8019AS 芯片进行数据包的收发 1 个 USB 设备接口 利用 PDIUSBD12 芯片实现 USB 协议转换 SD 卡接口 可以用来接 SD 卡或 MMC 卡 基于 SPI 或 IIC 接口的音频 CODEC 模块 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 4 2 个 PS2 键盘 鼠标接口 1 个交通灯模块 CF 卡和 IDE 硬盘接口 串行 ADC 和串行 DAC 高速并行 8 位 ADC 和 DAC 触摸屏控制器 IIC 接口的 EEPROM 基于 1 Wire 接口的数字温度传感器 扩展接口 供用户自由扩展 1 个红外收发模块 1 个数字时钟源 提供 24MHz 12MHz 6MHz 1MHz 100KHz 10KHz 1KHz 100Hz 10Hz 和 1Hz 等多个时钟 1 个模拟信号源 提供频率在 80 8KHz 幅度在 0 3 3V 可调的正弦 波 方波 三角波和锯齿波 1 个 16 16 点阵 LED 显示模块 1 个 4 4 键盘输出阵列 8 位动态七段码管 LED 显示 8 个用户自定义 LED 显示 8 个用户自定义开关输出 8 个用户自定义按键输出 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 5 第二章 系统模块第二章 系统模块 系统组成系统组成 本节将重点介绍开发板上所有的组成模块 图 2 1 是整个开发板的模块布局 图 表 2 1 是对应的组成部分及其功能的简单描述 图 2 1a 正面 图 2 1b 反面 U1 J6 J7 J8 J5J1 J4 U4 U15 U14 U13 S1 S4 U9U7 U12 U10 U11 JP2 U2 JP1 JP3JP4 U5 U6 D1 D4 JP5 JP6 DS1S5 U8 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 6 表 2 1 系统组成部分及其功能描述 序 号 名 称 功 能 描 述 U1 Cyclone II 主芯片 EP2C35F672C8 存 储 单 元 U13 U14 SRAM 两片组成 1 Mbytes 即 256K 32bits U7 SDRAM 32 Mbytes SDRAM 16M 16bits U15 NOR Flash 8 Mbytes 线性 Flash 存储器 U9 NAND Flash 64 Mbytes 非线性 Flash 存储器 U10 EPCS16 16 Mbits 主动串行配置器件 接 口 资 源 U11 J7 RS 232 标准 9 针串口 U10 J8 USB 高速 USB2 0 设备接口 U4 J5 网络接口 10BASE T RJ45 以太网接口 U2 J1 J4 音频接口 高性能音频 CODEC 包括音频输入 输出 MIC 输入以及耳机输出等接口 JP3 JP6 扩展接口 出了板上固定连接的 IO 引脚 还有多达 260 个 用户自定义 IO 口通过不同的接插件引出 供用 户进行二次开发 JP1 JTAG 调试接口 供用户下载 FPGA 代码 实时调试 Nios II CPU 以及运行 Quartus II 提供的嵌入式逻辑分析仪 SignalTap II 等 JP2 AS 编程接口 待用户调试 FPGA 成功后 可通过该接口将 FPGA 配置代码下载到配置器件中 人 机 交 互 S1 S4 自定义按键 4 个用户自定义按键 用于简单电平输入 该信 号直接与 FPGA 的 IO 相连 S5 复位按键 该按键在调试 Nios II CPU 时 可以作为复位信 号 当然也可以由用户自定义为其它功能输入 D1 D4 自定义 LED 4 个用户自定义 LED 用于简单状态指示 LED 均由 FPGA 的 IO 直接驱动 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 7 DS1 七段码 LED 静态七段码 LED 用于简单数字 字符显示 直 接由 FPGA 的 IO 驱动 时 钟 输 入 U8 晶振 高精度 50MHz 时钟源 用户可以用 FPGA 内部 PLL 或分频器来得到其它频率的时钟 电 源 J6 直流电源输入 直流电源适配器插座 适配器要求为 5V 1A U5 U6 电源管理 负责提供板上所需的 3 3V 和 1 2V 电压 下面对板上的各个模块及其硬件连接作详细说明 Cyclone II EP2C35 FPGA U1 继 Altera 公司成功推出第一代 Cyclone FPGA 后 Cyclone 一词便深深的烙 在广大硬件工程师心中 一时间它便成为低功耗 低价位以及高性能的象征 然 而在去年 Altera 公司再一次发布第二代 Cyclone FPGA 与第一代相比 加入了 硬件乘法器 同时内部存储单元数量也得到了进一步的提升 相信 Cyclone II 比 它的鼻祖 Cyclone 而言 会表现出更加出色的性能 本开发板上采用的 FPGA 是 EP2C35F672C8 它便是 Altera Cyclone II 系列 中的一员 采用 672 引脚的 BGA 封装 表 2 2 列出了该款 FPGA 的所有资源特性 Les 33 216 M4K Memory Blocks 105 所有 RAM Bits 483 840 18 18 硬件乘法器 35 PLLs 4 用户可用 I O 475 表 2 2 EP2C35F672C8 资源列表 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 8 图 2 2 EP2C35F672C8 芯片管脚示意图 如图 2 2 所示 EP2C35 的管脚名称行列合在一起来表示 行用英文字母表示 列用数字来表示 通过行列的组合来确定是哪一个管脚 如 A2 表示 A 行 2 列的 管脚 AF3 表示 AF 行 3 列的管脚 开发板上提供了两种途径来配置 FPGA 使用 Quartus II 软件 配合下载电缆从 JTAG 接口下载 FPGA 所需的配 置数据 完成对 FPGA 的配置 这种方式主要用来调试 FPGA 或 Nios II CPU 多在产品开发初期使用 使用 Quartus II 软件 配合下载电缆 通过 AS 接口对 FPGA 配置器件 进行编程 在开发板下次上电的时候 会完成对 FPGA 的自动配置 这 种模式主要用来产品定型后 完成对 FPGA 代码的固化 以便产品能够 独立工作 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 9 SRAM U13 U14 开发板上的SRAM由2片3 3V CMOS静态RAM IDT71V416组成容量为256K 32bits的存储空间 高速度SRAM和高带宽数据总线 保证了Nios II CPU可以工作在 非常高效的状态 本开发板所用的SRAM为 10等级的 这就意味着Nios II CPU可以 在32位总线带宽情况下 以100MHz的速度进行读写操作 数据吞吐率高达到 400Mbyets S SRAM与FPGA的硬件连接见表2 3 FPGA 引脚 U13 引脚 U14 引脚 信号说明 AE25 1 1 A0 AD24 2 2 A1 AD25 3 3 A2 AC25 4 4 A3 AC26 5 5 A4 AB25 18 18 A5 Y25 19 19 A6 Y26 20 20 A7 U24 21 21 A8 W25 22 22 A9 W26 23 23 A10 V25 24 24 A11 V26 25 25 A12 U25 26 26 A13 U26 27 27 A14 T24 42 42 A15 AB26 43 43 A16 R25 44 44 A17 AA23 7 D0 AA24 8 D1 Y23 9 D2 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 10 Y24 10 D3 W24 13 D4 V23 14 D5 V24 15 D6 U23 16 D7 W21 29 D8 V22 30 D9 U20 31 D10 U21 32 D11 U22 35 D12 T17 36 D13 T18 37 D14 T19 38 D15 R17 7 D16 R19 8 D17 R20 9 D18 R24 10 D19 P17 13 D20 P23 14 D21 P24 15 D22 N18 16 D23 N20 29 D24 N23 30 D25 N24 31 D26 M19 32 D27 M20 35 D28 M21 36 D29 M22 37 D30 M23 38 D31 T21 39 BE0 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 11 T20 40 BE1 M24 39 BE2 P18 40 BE3 T22 41 41 OE Y22 17 17 WE Y21 6 6 CS 表 2 3 SRAM 与 FPGA 的硬件连接 注 注 1 表示没有连接 表示没有连接 2 表示低电平有效 表示低电平有效 3 SRAM 的数据线 的数据线 D0 D7 和地址线与 和地址线与 NOR Flash 共同占用共同占用 FPGA IO SDRAM U7 开发板上使用的SDRAM为HY57V561620BT 6 该芯片最高可工作在166MHz 主频上 由4个4M 16bits的Bank组成 共有32Mbytes的容量 即16M 16bits 开 发板上的主时钟源为50MHz 通过内部PLL进行3倍频可得到稳定的150MHz时钟 所以Nios II CPU可以在150MHz主频上与SDRAM进行数据交互 数据吞吐率高达 300Mbytes S 如此高的数据交互能力 足以满足不同开发人士所需 SDRAM与FPGA 的硬件连接见表2 4 FPGA 引脚 U7 引脚 信号说明 AB3 23 A0 AB4 24 A1 AC3 25 A2 AD3 26 A3 AE2 29 A4 AD2 30 A5 AC2 31 A6 AC1 32 A7 AB2 33 A8 AB1 34 A9 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 12 AA4 22 A10 AA2 35 A11 AA1 36 A12 Y5 20 BA0 AA3 21 BA1 P3 2 D0 P4 4 D1 R3 5 D2 R4 7 D3 T3 8 D4 T4 10 D5 U3 11 D6 U4 13 D7 W2 42 D8 W1 44 D9 V2 45 D10 V1 47 D11 U2 48 D12 U1 50 D13 T2 51 D14 R2 53 D15 V3 15 LDQM Y1 39 UDQM Y3 37 CKE AA7 38 CLK Y4 19 CS W4 18 RAS W3 17 CAS V4 16 WE 表 2 4 SDRAM 与 FPGA 的硬件连接 注 注 表示低电平有效 表示低电平有效 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 13 NOR Flash U15 开发板上提供了1片容量为8Mbytes 8M 8bits NOR Flash存储器 AM29LV065D 该芯片支持3 0 3 6V单电压供电情况下的读 写 擦除以及编程操 作 访问时间可以达到90ns AM29LV065D由128个64Kbytes的扇区组成 每个扇区 都支持在线编程 另外 该芯片在高达125 条件下 依然可以保证存储的数据20 年不会丢失 NOR Flash与FPGA的硬件连接见表2 5 FPGA 引脚 U15 引脚 信号说明 AC23 27 A0 AE24 22 A1 AE25 21 A2 AD24 20 A3 AD25 19 A4 AC25 18 A5 AC26 17 A6 AB25 16 A7 Y25 10 A8 Y26 9 A9 U24 42 A10 W25 8 A11 W26 7 A12 V25 6 A13 V26 5 A14 U25 4 A15 U26 3 A16 T24 46 A17 AB26 15 A18 R25 43 A19 T23 44 A20 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 14 W23 35 A21 T25 2 A22 AA23 31 D0 AA24 32 D1 Y23 33 D2 Y24 34 D3 W24 38 D4 V23 39 D5 V24 40 D6 U23 41 D7 AA26 11 WE AB24 30 OE AB23 28 CE AA25 14 RDY 表 2 5 NOR Flash 与 FPGA 的硬件连接 注 注 1 表示低电平有效 表示低电平有效 2 NOR Flash 的数据总线和地址总线 的数据总线和地址总线 A2 A19 与 与 SRAM 共同占用共同占用 FPGA IO NAND Flash U9 为了满足能够在嵌入式RTOS中有足够的空间创建文件系统或满足开发人员存 储海量数据的需求 开发板上除了提供8Mbytes NOR Flash外 还有一片具有 64Mbytes容量的NAND Flash K9F1208U0M 该芯片由4096 Blocks 32 Pages 528bytes组成 支持块擦除 页编程 页读取 随即读取 智能拷贝备份 4页 块同 时擦除和4页 块同时编程等操作 NAND Flash与FPGA的硬件连接见表2 6 FPGA 引脚 U9 引脚 信号说明 AE3 29 D0 T7 30 D1 AA5 31 D2 W6 32 D3 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 15 V7 41 D4 V6 42 D5 V5 43 D6 U6 44 D7 R6 16 CLE R7 17 ALE T6 18 WE P7 8 RE R5 9 CE U5 19 WP P6 7 R B 表 2 6 NAND Flash 与 FPGA 的硬件连接 注 注 表示低电平有效 表示低电平有效 RS 232 接口 接口 J7 U11 J7 是一个标准的 DB9 孔连接头 通常用于 FPGA 和计算机以及其它设备间 通过 RS 232 协议进行简单通信 U11 是一个电平转换芯片 MAX3232 负责 把发送的 LVCMOS 信号转换成 RS 232 电平 同时把接收到的 RS 232 电平转换 成 LVCMOS 信号 由于目前的设计开发中 RS 232通信仅仅是为了进行系统调试或简单的人机交 互 所以在开发板设计时 仅在DB9孔接口中保留了通信时必须的RXD和TXD信号 RS 232与FPGA的硬件连接见表2 7 信号说明 FPGA 引脚 J7 引脚 FPGA 端 PC 端 T10 2 TXD RXD T9 3 RXD TXD 5 GND 表 2 7 SRAM 与 FPGA 的硬件连接 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 16 注 注 TXD和和RXD在在J7中已经交换 如果与计算机通信 仅需要一条串口延长线便可 无 需交叉 中已经交换 如果与计算机通信 仅需要一条串口延长线便可 无 需交叉 USB2 0 接口 接口 J8 U10 为了更好地满足开发人员进行二次开发 开发板上还设计了USB2 0设备接口 接口采用USB B型连接座 板上采用USB2 0设备接口控制芯片ISP1581来完成 USB2 0通信中的时序转换和数据包处理 ISP1581是Philips公司推出的一款高性能 低成本 完全符合USB2 0接口规范的USB设备接口芯片 它与CPU之间的通信是通 过一组高速通用并行接口来实现的 ISP1581可以自动检测USB2 0系统和USB1 1系 统 从而自动在高速和全速模式之间进行转换 鉴于该芯片的性能 成本以及易用 性 该芯片在图像类 海量存储类 通信设备 打印设备以及人机交互设备中得到 了广泛的应用 ISP1581与FPGA的硬件连接见2 8 FPGA 引脚 U10 引脚 信号说明 F3 40 D0 F4 41 D1 G3 44 D2 G4 45 D3 H3 46 D4 H4 47 D5 J3 48 D6 J4 49 D7 K3 50 D8 K4 51 D9 L3 52 D10 L4 53 D11 M3 54 D12 M4 55 D13 M5 56 D14 L6 57 D15 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 17 E1 30 A0 E2 31 A1 D1 32 A2 D2 33 A3 C2 34 A4 B2 35 A5 B3 38 A6 C3 39 A7 F1 27 WR G2 26 RD L7 25 CS G1 22 READY F2 28 INT M2 62 WAKEUP K1 11 EOT K2 23 DREQ J1 13 DACK H2 16 INTRQ J2 14 DIOR H1 15 DIOW L2 10 RESET 表2 8 ISP1581与FPGA的硬件连接 注 注 表示该信号低电平有效 表示该信号低电平有效 以太网接口 以太网接口 J5 U4 在嵌入式系统设计应用当中 以太网接口是一个必不可少的东西 尤其是在 uClinux或Linux等系统中 以太网接口更是必备接口之一 本开发板上依然提供了 以太网接口 采用CS8900A芯片来完成数据包的处理任务 CS8900A是一款基于ISA 接口的低成本以太网控制器 该芯片内部集成了数据处理所需的RAM 10BASE T 数据发送和接收滤波器以及一个能够提供24m A驱动电流的ISA总线接口 ISP1581 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 18 与FPGA的硬件连接见表2 9 FPGA 引脚 U10 引脚 信号说明 G26 65 D0 G25 66 D1 H26 67 D2 H25 68 D3 J26 71 D4 J25 72 D5 K26 73 D6 K25 74 D7 G22 27 D8 G23 26 D9 G24 25 D10 G21 24 D11 F23 21 D12 F24 20 D13 E23 19 D14 E24 18 D15 J24 37 A0 J23 38 A1 J22 39 A2 J21 40 A3 J20 41 A4 K24 42 A5 K23 43 A6 K22 44 A7 K21 45 A8 K19 46 A9 K18 47 A10 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 19 L24 48 A11 L23 50 A12 L21 51 A13 L20 52 A14 L19 53 A15 B25 54 A16 C25 58 A17 D26 59 A18 D25 60 A19 F26 63 AEN H23 29 MEMR H24 28 MEMW M25 7 CS H21 32 INT H19 36 SBHE E26 61 IOR E25 62 IOW F25 64 RDY L25 75 RESET 表2 9 CS8900A与FPGA的硬件连接 注 注 表示该信号低电平有效 表示该信号低电平有效 音频接口 音频接口 J1 J4 U2 开发板上提供了一个标准的音频CODEC模块 采用TI的高性能音频CODEC专 用芯片 TLV320AIC23B 该芯片是一个非常出色的立体声音频CODEC芯片 内 部集成了所有的模拟功能 能够提供16 20 24和32位数据的ADC和DAC转换 以 及8KHz 96KHz的采样速率 TLV320AICB有两个接口与CPU相连 其中一个为控 制接口 可以工作在SPI模式 也可以工作在IIC模式 注意 开发板上已经固定为注意 开发板上已经固定为 SPI模式模式 该接口主要负责初始化和配置芯片 另一个接口是数字音频接口 可以 工作在左对齐模式 右对齐模式 IIS模式以及DSP模式 该接口主要用来发送和接 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 20 收需要转换或被转换的音频数据 ISP1581与FPGA的硬件连接见表2 10 FPGA 引脚 U10 引脚 信号说明 B23 23 SDIN A23 24 SCLK C23 21 CS E22 3 BCLK D23 4 DIN D24 6 DOUT C24 5 7 LRCIN LRCOUT 表2 10 音频芯片与FPGA的硬件连接 注 注 1 表示该信号低电平有效 表示该信号低电平有效 2 灰色部分为灰色部分为 SPI 控制接口信号 橙色部分为数字音频接口信号 控制接口信号 橙色部分为数字音频接口信号 开发板上提供了 4 个外接插孔 从左到右 J1 J4 依次为 MIC 输入 音频 线输入 耳机输出以及音频线输出插孔 JTAG 调试接口 调试接口 JP1 在 FPGA 开发过程中 JTAG 是一个比不可少的接口 因为开发人员需要下 载配置数据到 FPGA 在 Nios II 开发过程中 JTAG 更是起着举足轻重的作用 因为通过 JTAG 接口 开发人员不仅可以对 Nios II 系统进行在线仿真调试 而且 还可以下载代码或用户数据到 CFI Flash 中 开发板上提供如图 2 3 所示的 10 针插座 其每个插针的信号定义见表 2 11 图 2 3 开发板上的 JTAG 调试插座 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 21 JP1 插座 信号定义 1 TCK 2 GND 3 TDO 4 Vcc 3 3V 5 TMS 6 7 8 9 TDI 10 GND 表 2 11 JTAG 插座信号定义 注 注 表示该插针没有任何信号 表示该插针没有任何信号 AS 编程接口 编程接口 JP2 AS 接口主要用来给板上的 EPCS16 进行编程 故称其为编程接口 板上也 是采用图 2 2 所示的 10 针插座 其信号定义见表 2 12 JP1 插座 信号定义 1 DCLK 2 GND 3 CONF DONE 4 Vcc 3 3V 5 nCONFIG 6 nCE 7 DATAOUT 8 nCS 9 ASDI 10 GND 表 2 12 JTAG 插座信号定义 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 22 扩展接口 扩展接口 JP3 JP6 开发板上提供的资源模块占用了部分 FPGA 引脚 除此之外 还有 260 个可 用 IO 供用户自定义使用 这些 IO 通过不同的接插件引出 JP3 和 JP4 位于开发 板背面 是两个高密度接插件 如图 2 4 所示 包括了所有的这 260 个用户自定 义 IO JP5 和 JP6 是两个间距为 2 54mm 的标准双排针插座 如图 2 5 所示 提 供了 72 个用户自定义 IO 以满足普通用户的一般需要 图 2 4 JP3 和 JP4 所使用的接插件类型 图 2 5 JP5 和 JP6 所使用的接插件类型 表 2 13 2 14 2 15 和 2 16 分别是 JP3 JP4 JP5 和 JP6 的引脚信号定义 表 2 13 JP3 与 FPGA 的硬件连接 FPGA 引脚 JP3 引脚 信号说明 1 Vcc 5 0V 2 Vcc 5 0V 3 Vcc 5 0V 4 Vcc 5 0V 5 GND 6 GND 7 GND 8 GND B18 9 FPGA IO A18 10 FPGA IO B17 11 FPGA IO A17 12 FPGA IO B16 13 FPGA IO B15 14 FPGA IO 15 B14 16 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 23 A14 17 FPGA IO B13 18 FPGA GCLK8 B12 19 FPGA IO B11 20 FPGA IO B10 21 FPGA IO A10 22 FPGA IO 23 F11 24 FPGA IO G10 25 FPGA IO G11 26 FPGA IO G12 27 FPGA IO J7 28 FPGA IO G9 29 FPGA IO F7 30 FPGA IO E8 31 FPGA IO 32 F9 33 FPGA IO F10 34 FPGA IO E10 35 FPGA IO F12 36 FPGA IO E12 37 FPGA IO F13 38 FPGA IO F14 39 FPGA IO F15 40 FPGA IO E15 41 FPGA IO 42 F16 43 FPGA IO F17 44 FPGA IO E18 45 FPGA IO F18 46 FPGA IO G18 47 FPGA IO G17 48 FPGA IO G16 49 FPGA IO G13 50 FPGA IO G15 51 FPGA IO 52 G14 53 FPGA IO H12 54 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 24 H11 55 FPGA IO J10 56 FPGA IO L9 57 FPGA IO H10 58 FPGA IO H8 59 FPGA IO J8 60 FPGA IO J9 61 FPGA IO 62 A4 63 FPGA IO B4 64 FPGA IO A5 65 FPGA IO B5 66 FPGA IO A6 67 FPGA IO B6 68 FPGA IO A7 69 FPGA IO B7 70 FPGA IO A8 71 FPGA IO B8 72 FPGA IO 73 A9 74 FPGA IO B9 75 FPGA IO E5 76 FPGA IO F6 77 FPGA IO G5 78 FPGA IO G6 79 FPGA IO H6 80 FPGA IO J5 81 FPGA IO K5 82 FPGA IO K6 83 FPGA IO J6 84 FPGA IO K7 85 FPGA IO K8 86 FPGA IO K9 87 FPGA IO P9 88 FPGA IO N9 89 FPGA IO J11 90 FPGA IO J14 91 FPGA IO H16 92 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 25 K16 93 FPGA IO J16 94 FPGA IO 95 P25 96 FPGA GCLK6 P26 97 FPGA GCLK7 N25 98 FPGA GCLK4 N26 99 FPGA GCLK5 100 J17 101 FPGA IO K17 102 FPGA IO J18 103 FPGA IO H17 104 FPGA IO F21 105 FPGA IO F20 106 FPGA IO E20 107 FPGA IO D21 108 FPGA IO C22 109 FPGA IO C21 110 FPGA IO D20 111 FPGA IO D19 112 FPGA IO C19 113 FPGA IO D18 114 FPGA IO D17 115 FPGA IO C17 116 FPGA IO D16 117 FPGA IO C16 118 FPGA IO D15 119 FPGA IO C15 120 FPGA IO D14 121 FPGA IO D13 122 FPGA GCLK11 C13 123 FPGA GCLK10 D12 124 FPGA IO C12 125 FPGA IO C11 126 FPGA IO D11 127 FPGA IO C10 128 FPGA IO D12 129 FPGA IO C9 130 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 26 D9 131 FPGA IO C8 132 FPGA IO D8 133 FPGA IO C7 134 FPGA IO D7 135 FPGA IO C6 136 FPGA IO D6 137 FPGA IO D5 138 FPGA IO C4 139 FPGA IO B22 140 FPGA IO A22 141 FPGA IO B21 142 FPGA IO A21 143 FPGA IO B20 144 FPGA IO A20 145 FPGA IO B19 146 FPGA IO A19 147 FPGA IO 148 M6 149 TCK M7 150 TDO L8 151 TMS M8 152 TDI 153 GND 154 GND 155 GND 156 GND 157 Vcc 5 0V 158 Vcc 5 0V 159 Vcc 5 0V 160 Vcc 5 0V 表 2 14 JP4 与 FPGA 的硬件连接 FPGA 引脚 JP4 引脚 信号说明 C3 1 FPGA IO B3 2 FPGA IO B2 3 FPGA IO C2 4 FPGA IO D2 5 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 27 D1 6 FPGA IO E2 7 FPGA IO E1 8 FPGA IO F1 9 FPGA IO G2 10 FPGA IO H1 11 FPGA IO J2 12 FPGA IO L2 13 FPGA IO H15 14 FPGA IO J13 15 FPGA IO N2 16 FPGA GCLK P2 17 FPGA GCLK U9 18 FPGA IO U10 19 FPGA IO V9 20 FPGA IO Y10 21 FPGA IO Y12 22 FPGA IO Y14 23 FPGA IO Y16 24 FPGA IO V11 25 FPGA IO 26 Y18 27 FPGA IO AE14 28 FPGA GCLK12 AF14 29 FPGA GCLK13 AE13 30 FPGA IO AF13 31 FPGA IO W11 32 FPGA IO 33 34 AE11 35 FPGA IO AE12 36 FPGA IO AE10 37 FPGA IO AF10 38 FPGA IO AE9 39 FPGA IO 40 AF9 41 FPGA IO AE8 42 FPGA IO AF8 43 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 28 AE7 44 FPGA IO AF7 45 FPGA IO AE6 46 FPGA IO AF6 47 FPGA IO AE5 48 FPGA IO 49 50 AA6 51 FPGA IO AF5 52 FPGA IO AE4 53 FPGA IO AF4 54 FPGA IO AC12 55 FPGA IO AD12 56 FPGA IO AC11 57 FPGA IO AD11 58 FPGA IO AC10 59 FPGA IO 60 61 AD10 62 FPGA IO AC9 63 FPGA IO AD8 64 FPGA IO AC8 65 FPGA IO AD7 66 FPGA IO AC7 67 FPGA IO AD6 68 FPGA IO AC6 69 FPGA IO AD5 70 FPGA IO AC5 71 FPGA IO AD4 72 FPGA IO 73 GND 74 GND 75 GND 76 GND 77 Vcc 5 0V 78 Vcc 5 0V 79 Vcc 5 0V 80 Vcc 5 0V 81 Vcc 5 0V SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 29 82 Vcc 5 0V 83 Vcc 5 0V 84 Vcc 5 0V 85 GND 86 GND 87 GND 88 GND AD13 89 FPGA GCLK14 AC13 90 FPGA GCLK15 AC14 91 FPGA IO AD15 92 FPGA IO AC15 93 FPGA IO AD16 94 FPGA IO AC16 95 FPGA IO AD17 96 FPGA IO AC17 97 FPGA IO AC18 98 FPGA IO AD19 99 FPGA IO AC19 100 FPGA IO AC20 101 FPGA IO AD21 102 FPGA IO AC21 103 FPGA IO AD22 104 FPGA IO AC22 105 FPGA IO 106 AD23 107 FPGA IO AB8 108 FPGA IO AA9 109 FPGA IO AB10 110 FPGA IO AA10 111 FPGA IO AA11 112 FPGA IO AB12 113 FPGA IO AA12 114 FPGA IO AA13 115 FPGA IO AA14 116 FPGA IO AB15 117 FPGA IO U18 118 FPGA IO 119 SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 30 120 AA15 121 FPGA IO AA16 122 FPGA IO AA17 123 FPGA IO AB18 124 FPGA IO AA18 125 FPGA IO AB20 126 FPGA IO 127 128 AA20 129 FPGA IO AB21 130 FPGA IO W17 131 FPGA IO Y15 132 FPGA IO 133 134 Y13 135 FPGA IO Y11 136 FPGA IO W10 137 FPGA IO W8 138 FPGA IO U7 139 FPGA IO T8 140 FPGA IO 141 142 R8 143 FPGA IO P1 144 FPGA GCLK3 N1 145 FPGA GCLK1 U17 146 FPGA IO W19 147 FPGA IO V17 148 W16 149 FPGA IO W15 150 FPGA IO L10 151 FPGA IO 152 V14 153 FPGA IO V13 154 FPGA IO W12 155 FPGA IO V10 156 FPGA IO V21 157 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 31 V20 158 FPGA IO U12 159 FPGA IO V18 160 FPGA IO 表 2 15 JP5 与 FPGA 的硬件连接 FPGA 引脚 JP5 引脚 信号说明 1 Vcc 5 0V 2 Vcc 5 0V 3 GND 4 GND AD4 5 FPGA IO AC5 6 FPGA IO AD5 7 FPGA IO AC6 8 FPGA IO AD6 9 FPGA IO AC7 10 FPGA IO AD7 11 FPGA IO AC8 12 FPGA IO AD8 13 FPGA IO AC9 14 FPGA IO AD10 15 FPGA IO AC10 16 FPGA IO AD11 17 FPGA IO AC11 18 FPGA IO AD12 19 FPGA IO AC12 20 FPGA IO AF4 21 FPGA IO AE4 22 FPGA IO AF5 23 FPGA IO AE5 24 FPGA IO AF6 25 FPGA IO AE6 26 FPGA IO AF7 27 FPGA IO AE7 28 FPGA IO AF8 29 FPGA IO AE8 30 FPGA IO AF9 31 FPGA IO AE9 32 FPGA IO SOPC NIOSII EDA SOPC System Platform 用户使用手册 用户使用手册 32 AF10 33 FPGA IO AE10 34 FPGA IO AF12 35 FPGA IO AE11 36 FPGA IO AF13 37 FPGA IO AE13 38 FPGA IO AF14 39 FPGA GCLK13 AE14 40 FPGA GCLK12 表 2 16 JP6 与 FPGA 的硬件连接 FPGA 引脚 JP5 引脚 信号说明 1 Vcc 3 3V 2 Vcc 3 3V 3 GND 4 GND AC13 5 FPGA GCLK15 AD13