PLL带宽对抖动的影响.doc

PLL带宽对高速串行数据眼图测试结果的影响摘要:在今天的崭新的数字世界中，高速串行数据传输应用日益普遍。眼图(Eye Diagram)分析是高速串行数据分析的重要手段之一。本文就设置不同的串行数据时钟恢复带宽对眼图测试结果的影响做一些简单的分析。关键词:CDR(时钟恢复),PLL(锁相环), Eye Diagram(眼图)，Jitter(抖动)，TIE Jitter(时间间隔误差抖动)，PCI-Express，SATA.0.引言在今天的高速数据传输系统中，串行数据传输正日益普遍,比如PCI-Express, XAUI,SATA等。串行数据传输有两个主要特点：一，广泛采用差分信号进行数据传输。二，没有专门的时钟传输线路，时钟嵌入在数据里。因此，在系统接收端内部需要时钟恢复电路。接收端时钟恢复方法最常用的是锁相环Phase Locked Loop(PLL)和Phase Interpolator(PI)两种方法。 图1 典型计算机系统总线架构示意图 相对而言，PLL方法应用更为广泛。下图为一种典型的基于锁相环PLL(Phase Locked Loop,简称PLL)的时钟恢复电路框图:图2 串行数据时钟恢复电路框图1.CDR与PLL简介锁相环PLL的作用简单的来说是产生一个内部信号,去锁住输入信号的相位.谈两个信号的相位的前提条件是两个信号的频率一样,这样才有意义。因此锁相环也是锁频回路.假定一固定频率信号:输入PLL，PLL输出信号:由上述结论得到:但相位是否相等呢？答案是否定的.正确结果是两个是两个信号的相位差是一个定值,其值和起始频率差有关.所以有了第二个重要概念：“锁相不是指相位相同,而是相位差是定值”.锁相环PLL的组成如下图所示:图3 PLL功能块示意图VCO:：压控振荡器LPF：环路滤波器PD：鉴相器鉴相器将输入信号与VCO 输出信号进行对比。环路滤波器对差异进行过滤，然后用来调整VCO。由于LPF 是低通滤波器，因此只能将相位差的低频部分传输到VCO。高频部分将被滤除。因此，PLL 仅跟踪低频变化，不跟踪高频变化。也就是说，由串行数据的CDR电路恢复得到的Recover Clock只包含低频抖动，这个低频抖动在数据中同时存在，因此这些低频抖动成分对于接收端Serdes电路在以Recover Clock作为参考边沿判决数据0或1时不会产生影响(前提条件是低频抖动分量不得超过系统的抖动容限)。而数据中还包含传输系统中的高频抖动分量，这部分由于CDR电路中的低通环路滤波器的原因恢复出的Clock是不包含的。因此接收端Serdes电路在以Recover Clock作为参考边沿判决数据0或1时可能会由于这些高频的抖动分量导致采样点偏移而出现误码。因此只有在PLL截止频率或带宽以下的低频抖动是接收端可以跟随的抖动,相对而言经过PLL传递出的抖动都为高频抖动，是不能被系统跟随的，会导致接收端采样点的偏移产生误码。如下图所示,蓝色线为PLL的幅频特性曲线，其下面包含的区域即为系统可以跟随的抖动。对应的橙色曲线表示传递出去的抖动的幅频趋势:图4 跟随抖动和PLL传递出去的抖动如果对下图PLL建立数学模型和分析，每个功能块均可以用传递函数表示。图5 PLL数学模型示意图通常使用两种闭环路传递函数。一种是相位传递函数，定义如下：另一种是误差传递函数，定义如下：相位传递函数为低通，而误差传递函数为高通。两者关系如下:这里，此公式用于计算复值。因为复值有幅度和相位，此公式并不代表两个传递函数的复值之和为1。 刻画一个PLL系统的最主要参数是其截止频率，通常定义为幅度增益降至-3dB时的频率，也就是俗称的带宽。事实上，此截止频率既可根据相位传递函数定义也可以根据误差传递函数定义。对于一阶线性PLL，两个传递函数的截止频率一般是相等的。但对二阶PLL，比如传递函数为，则相位传递函数和误差传递函数的截止频率不同。当前应用比较普遍的串行数据中CDR采用一阶PLL较多，比如GBE,SATA1.5Gb/s,PCI-ExpressI 2.5Gb/s，以及XAUI3.125Gb/s.随着技术的发展，在Display Port及PCI-Express II 5.0Gb/s等一些新标准中二阶PLL也开始得到了应用。在当前的大多数主流串行数据标准中，其CDR一般采用指定带宽的Golden PLL或采用单极点，高通，20dB/dc滚降，截止频率或带宽=数据速率/1667这样一些特征的PLL进行时钟恢复。下表是常见串行数据CDR中采用的PLL带宽及标准:表1 常见串行数据PLL带宽标准数据速率PLL带宽标准GBE637KHz802.3-20021x/2x/4x Fibre ChannelFc/1667FC-PI-2 Rev6XAUI 3.125Gb/s1.875MHz=Fc/1667802.3ae-2002PCI-Express 2.5Gb/s1.5MHz=Fc/1667PCI-Express Rev1.1SAS/SATA 1.5Gb/s900KHz=Fc/1667SATA Rev2.62.如何设置PLL带宽泰克公司RT-Eye软件是运行在实时(Real Time)示波器上的眼图分析软件。只要示波器触发一次，捕获足够数据即可进行详细的信号质量分析。尤其配合泰克公司在业界独有的支持高速采样的长内存，以DSA71254/716004/72004(带宽分别为12.5G,16G,20G)这几款典型的业界最高端的示波器为例，可以提供四条通道每通道200M记录长度全部在50GS/s的高速采样下运行。完全符合最新的比如PCI-Express2.0 5Gb/s测试规范里提到的一次捕获1M(Million)UI进行眼图分析的要求。RT-EYE使用软件算法进行时钟恢复，相对于硬件时钟恢复具有灵活和设置方便的特点，不仅支持一阶锁相环而且支持二阶锁相环。因此可以支持当前业界广泛应用的各种串行数据，同时支持对各种串行数据CDR设置符合标准的带宽或者任意带宽。内含符合标准的分析模块包括PCI-Express, FB-DIMM, InfiniBand, SATA/SAS等。针对其它一些比如Fibre Channel, GBE以及XAUI等串行数据则可以用Serial Analysis通用串行数据分析模块。对于未来新的串行数据标准也可以通过设置软件时钟恢复进行眼图分析。RT-Eye软件里还集成了业界最精准的实时示波器抖动分析软件TDSJIT3的核心抖动分析算法，该软件和算法由ANSI T11.2委员会在由其撰写的抖动圣经MJSQ里做了着重推荐。尤其值得一提的是，泰克的抖动算法提供了抖动频谱图，可以对各个抖动根源作清晰的区分和量化分析，帮助设计者和调试者快速找到问题的根源。如下图示：图6 时间间隔误差频谱图(TIE Jitter Spectrum)图7 RT-EYE软件模块图如果使用通用串行数据分析模块，选择Configure，可以对串行数据进行配置，包括被测信号源(Source),参考电平(Ref Levels),时钟恢复(Clock Recovery),抖动(Jitter)等各参数进行配置。本文主要针对时钟恢复(Clock Recovery)作重点介绍。下图是时钟恢复的配置界面: 图8 串行数据PLL带宽标准配置示意图在Clock Recovery Method下来菜单下可以选择标准锁相环带宽，然后在右边对应标准下选择对应的标准。也可以选择用户自定义带宽，点击User BW输入框，会弹出如下类似计算器的界面，然后可以输入任意的锁相环带宽，从而实现任意PLL带宽的时钟恢复功能。图9 RT-EYE自定义锁相环带宽示意图3.不同锁相环带宽对眼图测试结果的影响下面以一个GBE实测结果为例，介绍设置不同锁相环带宽产生的眼图测试差异。图10 PLL BW=635KHz,标准带宽设置得到眼图首先将PLL带宽按照标准设为635KHz，得到的眼图。可以看到眼图已经完全模糊，显示抖动很大。如果将PLL设为1500KHz,得到的眼图如下,可以看到锁相环带宽提高到1500KHz后，传递出去的抖动减小，得到的眼图相对清晰许多,水平方向眼睛已经能基本张开。图11 PLL BW=1500KHz时眼图如果将PLL带宽设为5000KHz得到眼图如下：图12 PLL BW=5000KHz得到的眼图由于锁相环带宽进一步增大，传递出去的抖动减小，因此可以看到在PLL带宽为5000KHz时眼图已经完全张开。在得到上述不同PLL带宽下眼图结果差异后，利用RT-Eye下的抖动分析功能(也可以使用泰克公司提供的另一个软件TDSJIT3)对数据的TIE Jitter(时间间隔误差抖动)进行分析得到TIE抖动频谱如图11示。可以看见数据TIE抖动基本在5MHz以下，其中在719KHz频点上有一峰值高达57ps的抖动，在1383KHz频点上有一峰值达14ps的抖动。因此PLL带宽设为635KHz时，CDR恢复出的Clock是不包含这两个抖动分量的，因此完全传递出去，眼图水平方向呈现关闭状态。而将PLL带宽设为1500KHz时，此719KHz抖动和1383KHz抖动被跟随，眼图张开效果明显变好。在PLL带宽设为5000KHz后，CDR恢复出的CLOCK包含的抖动分量将大大增加，系统传递出去的抖动大大减少，眼图也呈现明显的张开。图13 TIE抖动频谱图以上分别介绍了设置锁相环带宽为符合标准的635KHz以及用户自定义的1500KHz和5000KHz三种情况下得到的眼图。哪一种才是与实际系统的情况相吻合呢？答案显然是符合标准的635KHz带宽。因为在实际的系统中，接收端亦即芯片内部其硬件时钟恢复电路的带宽是标准的635KHz带宽。所以真实系统在运行时是不能跟随上面的抖动频谱图中719KHz和1383KHz的抖动分量的，会出现比较严重的误码。4.结论本文对PLL带宽对高速串行数据眼图测试结果的影响，进行了深入的分析。通过上文实际的例子，我们可以看出不同的PLL带宽，对串行眼图测试结果有非常大的差异。因此，作为从事高速串行数据设计和测试的用户而言：在进行产品标准的一致性设计测试时，应尽可能遵循相应的标准进行PLL带宽的设置，以便得到和系统实际运行相一致的结果（如PCIExpress 规范中对PLL带宽要求）；在进行产品调试时，可以根据产品工作情况的不同，在相应的测试方案中选择不同的PLL带宽、不同PLL模型和不同参数的设置，从而在多个角度来验证、调试和一致性测试产品系统，提高系统质量和缩短产品上市周期。如需更多信息，请参见泰克高速串行数据解决方案网页：/cnweb/Measurement/applications/serial_data_apps.htmlReference:1. Clock Recovery in Serial-Data Systems, Ransom Stephens, Ph.D.2. An introduction to clock recovery, Critical Aspects in Test and Measurementsin