EDA第7次实验.doc

_计算机_学院_专业_班_组、学号_姓名_协作者_ 教师评定_实验题目_基于Libero的数字逻辑设计仿真实验_3. 时序逻辑电路一、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境Libero仿真软件。三、实验内容1、参考74HC00，完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。2、演示74HC161布线后仿真过程。四、实验结果和数据处理1、74HC161的及其测试平台代码2、第三次仿真结果（布局布线后）/ testbench_HC161.vtimescale 1ns/1psmodule testbench_HC161; reg cp,mrn,cep,cet,pen; reg3:0 d; wire tc; wire3:0 q; parameter clock=10;HC161 u161(cp,cep,cet,mrn,pen,d,q,tc); initial cp=1; always #(clock/2)cp=cp; initial begin d=$random; /异步清零 mrn=0; #10; /同步清零 mrn=1; pen=0; d=4b0000; #10; /并行输入 repeat(4) begin d=$random; #10; end /计数 d=4b1100; pen=1; cep=1; cet=1; repeat(5)#10; /进位保持 cep=0; repeat(4) begin d=$random; #10; end $finish; endendmodule/ 74HC161.vmodule HC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC); input CP ,CEP,CET; output 3:0Qn; input MRN,PEN; input 3:0Dn; output TC; reg 3:0qaux; reg TC; always (posedge CP & negedge CP) begin if(!MRN) qaux = 4b0000; /复位 else if(!PEN) qaux = Dn; else if(CEP&CET) qaux = qaux+1; else qaux = qaux; end always (posedge CP) begin if(qaux = 4b1111) TC=1b1; else TC=1b0; end assign Qn = qaux;endmodule/ testbench_HC74.vtimescale 1ns/1psmodule testbench_HC74; reg d1,cp1,rd1n,sd1n; wire q1,q1n; parameter clock=10;HC74 test_HC74(d1,cp1,rd1n,sd1n,q1,q1n); initial begin cp1=1; end always #(clock/2)cp1=cp1; initial begin sd1n,rd1n=2b00; d1=0;#10;d1=1;#10; sd1n,rd1n=2b01; d1=0;#10;d1=1;#10; sd1n,rd1n=2b10; d1=0;#10;d1=1;#10; sd1n,rd1n=2b11; d1=0;#10;d1=1;#10; $finish; endendmodule/ 74HC74.vmodule HC74(D1,Cp1,Rd1n,Sd1n,Q1,Q1n); input D1,Cp1,Rd1n,Sd1n; output Q1,Q1n; reg Q1; assign Q1n=Q1; always (posedge Cp1) begin case(Sd1n,Rd1n) 2b01:Q1=1; 2b10:Q1=0; 2b00:Q1=bx; 2b11:Q1=D1; endcase endendmodule/ testbench_HC112.vtimescale 1ns/1psmodule testbench_HC112; reg j,k,cp,sdn,rdn; wire q,qn; parameter clock=10;HC112 test_HC112(j,k,cp,sdn,rdn,q,qn); initial cp=1; always #(clock/2)cp=cp; initial begin sdn,rdn=2b00; j,k=2b10;#10; j,k=2b01;#10; sdn,rdn=2b01; j,k=2b10;#10; j,k=2b01;#10; sdn,rdn=2b10; j,k=2b10;#10; j,k=2b01;#10; sdn,rdn=2b11; j,k=2b00;#10; j,k=2b01;#10; j,k=2b10;#10; j,k=2b11;#10; $finish; endendmodule/ 74HC112.vmodule HC112(J,K,Cp,Sdn,Rdn,Q,Qn); input J,K,Cp,Sdn,Rdn; output Q,Qn; reg Q; assign Qn=Q; always (Sdn,Rdn) begin case(Sdn,Rdn) 2b01:Q=1; 2b10:Q=0; 2b00:Q=bx; endcase end always (posedge Cp) begin if(Sdn,Rdn=2b11) begin case(J,K) 2b00:Q=Q; 2b01:Q=0; 2b10:Q=1; 2b11:Q=Q; endcase end endendmodule/ 74HC194.vmodule HC194(MRn,S1,S0,Dsr,Dsl,CP,D0,D1,D2,D3,Q0,Q1,Q2,Q3); input MRn,S1,S0,Dsr,Dsl,CP,D0,D1,D2,D3; output Q0,Q1,Q2,Q3;/ testbench_HC194.vtimescale 1ns/1psmodule testbench_HC194; reg mrn,s1,s0,dsr,dsl,cp,d0,d1,d2,d3; wire q0,q1,q2,q3; parameter clock=10;HC194 test_HC194(mrn,s1,s0,dsr,dsl,cp,d0,d1,d2,d3); initial cp=1; always #(clock/2)cp=cp; initial begin d3,d2,d1,d0=$random; /异步清零 mrn=0;#10; /并行输入 mrn=1;s1,s0=2b11;#10; /保持 s1,s0=2b00; repeat(4) begin d3,d2,d1,d0=$random;#10; end /右移补0 s1,s0,dsr,dsl=4b0101; repeat(4) #10; /右移补1 s1,s0,dsr,dsl=4b0111; repeat(4) #10; /左移补0 s1,s0,dsr,dsl=4b1010; repeat(4) #10; /左移补1 s1,s0,dsr,dsl=4b1001; repeat(4) #10; $finish; endendmodule reg Q0,Q1,Q2,Q3; always (MRn) begin if(MRn=0) begin case(S1,S0) 2b11:Q3,Q2,Q1,Q0=D3,D2,D1,D0; 2b00:Q3,Q2,Q1,Q0=Q3,Q2,Q1,Q0; 2b01:begin if(Dsr=0) begin Q3,Q2,Q1,Q01; Q3=0; end else if(Dsr=1) begin Q3