FPGA实验一-计数器.doc

实验题目 计数器一、 实验内容1、 设计一个8位的计数器；2、 计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr以及达到最高位100时的初始计数端m；3、 进一步熟悉QuartusII软件的功能及环境。二、 详细设计设计步骤如下：1、 设计8位的计数器，计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr以及达到最高位100时的初始计数端m；2、编译，查找错误，进入仿真环境；三、 仿真结果（1） 刚开始有置数load信号时得到的具体仿真图如下：由图可以分析得出计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr以及达到最高位100时的初始计数端m；置数时的输入端d_in，当load端位1时，输出端out输出为5，可见置数端起到作用。使用modelsim仿真图如下：（2） 当计数计到100时要求它从10开始继续计数，具体仿真图形如下： 可见编写的计数器在正常计数的情况下是从5计到100的循环计数器。当en为1，load端为0，clr为1时，正常计数。其中en为始能端。使用modelsim仿真如下： 四、 调试情况，设计技巧及体会通过本次实验我更加熟悉了利用verilo语言来描述电路，同时熟悉了利用软件仿真电路的逻辑功能并进行验证和分析。使我对QuartusII有了初步的了解，同时让我了解到硬件可以用软件来完成，此软件的模拟仿真给我们学习数字电路有很大的帮助，形象的表达了信号的输出。通过本次实验，除modelsim软件仿真电路以外，我又学会了QuartusII仿真软件的使用，觉得两个软件各自有各自的优点。五、 源程序清单（1）verilog语言编辑的8位计数器：module counter(m,d_in,clk,clr,en,load,out);input clk,clr,en,load;input 7:0 d_in,m;output 7:0 out ;reg 7:0 out;always (posedge clk) beginif(en) begin if (clr) out=8d0; else if (load) out=d_in; else if(out = 8d100) out=m; else out=out+1;endelseout=8bZZZZZZZZ;endendmodule（2）激励如下： module stimulate; reg CLK,CLR,EN,LOAD; reg 7:0 D_IN,M; wire 7:0 OUT ; counter tt (M,D_IN,CLK,CLR,EN,LOAD,OUT); initial CLK =0; always #10 CLK=CLK; initial begin EN=1; CLR =0; CLR = 1; D_IN= 5; LOAD= 0; M = 10; #20 CLR =1; EN=0; #20