电子科学EDA试卷含答案_A.pdf

2012 年 11 月 19 日 共 页 第 1 页 共 页 第 2 页 2009 2010 年第二学期闽江学院考试试卷答案 A 适用年级专业 07 级电子信息工程 考试形式 闭卷笔试 考试课程 电子设计自动化 EDA 技术 班级 姓名 学号 题号 一 二 三 四 五 六 七 八 九 十 总分 得分 一 选择题 每小题 2 分共 20 分 20 得分 1 下面不是实现 ASIC 的方法是 D A 包括超大规模可编程逻辑电路 FPGA CPLD B 半定制或全定制 ASIC C 混合 ASIC D JTAG 2 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成 另一种表示的过程 在下面对综合的描述中 D 是正确的 A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射 的网表文件 B 综合是纯软件的转换过程 与器件硬件结构无关 C 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为强制综合 D 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并且这种映射关系是唯一的 3 基于EDA软件的FPGA CPLD设计流程为 原理图 HDL文本输入 综合 适配 编程下载 硬件测试 D 功能仿真 时序仿真 逻辑综合 配置 引脚锁定 A B C D 4 大规模可编程器件主要有 FPGA CPLD 两类 下列对 CPLD 结构与工作原理的描 述中 正确的是 C A CPLD 是基于查找表结构的可编程逻辑器件 B CPLD 即是现场可编程逻辑器件的英文简称 C 早期的 CPLD 是从 GAL 的结构扩展而来 D 在 Xilinx 公司生产的器件中 XC9500 系列属 CPLD 结构 5 在执行 Quartus II 的 d 命令 可以精确分析设计电路输入与输出波形间的延时 量 A Create default symbol B Simulator C Compiler D Timing Analyzer 6 不是 VHDL 常用的库是 D A IEEE B STD C WORK D PACKAGE 7 在一个 VHDL 设计中 idata 是一个信号 数据类型为 integer 数据范围 0 to 127 下面哪个赋值语句是正确的 C A idata 32 B idata 16 A0 C idata z clk ddsout ddsout 33 phasein freqind 33 phasein phaseind 1 分分 34 clk sysclk 35 process sysclk begin 36 if sysclk event and sysclk 1 then 37 if selok 1 and pfsel 0 then 38 if sel 1 then 39 freqind 31 downto 16 fpin else 40 freqind 15 downto 0 fpin 41 end if 42 elsif selok 1 and pfsel 1 then 43 phaseind fpin 11 downto 0 44 end if 45 end if 46 end if 删除此行 1 分分 47 end process 2012 年 11 月 19 日 共 页 第 5 页 共 页 第 6 页 48 end behave 四 设计分析题 45 得分 1 根据下列 VHDL 语言的描述 画出设计实体框图 5 分 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY AD574 IS PORT D IN STD LOGIC VECTOR 11 DOWNTO 0 CLK STATUS IN STD LOGIC LOCK0 OUT STD LOGIC CS A0 RC K12X8 OUT STD LOGIC Q OUT STD LOGIC VECTOR 11 DOWNTO 0 END AD574 答 D 11 0 CLK STATUS LOCK0 CS A0 RC K12X8 Q 11 0 AD574 inst 每个端口名为0 5 分分 实体名0 5 分分 2 请根据下列电路图 用 VHDL 语言描述出其详细源码 5 分 答 答 ENTITY mux21a IS 1 分分 PORT a b IN BIT s IN BIT y OUT BIT 1 分分 END ENTITY mux21a ARCHITECTURE one OF mux21a IS 1 分分 SIGNAL d e BIT BEGIN d a AND NOT S e b AND s y LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL END CASE END PROCESS 1 分分 END 1 分分 4 请用 VHDL 语言设计一个具有同步含并行置位的含并行置位的 8 位右移位寄存器设计位右移位寄存器设计 10 分 答 答 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL 1 分分 ENTITY SHFRT IS 8位右移寄存器位右移寄存器 1分分 PORT CLK LOAD IN STD LOGIC DIN IN STD LOGIC VECTOR 7 DOWNTO 0 QB OUT STD LOGIC 2 分分 END SHFRT ARCHITECTURE behav OF SHFRT IS 1 分分 BEGIN PROCESS CLK LOAD 1 分分 2012 年 11 月 19 日 共 页 第 7 页 共 页 第 8 页 VARIABLE REG8 STD LOGIC VECTOR 7 DOWNTO 0 BEGIN IF CLK EVENT AND CLK 1 THEN IF LOAD 1 THEN REG8 DIN 2 分分 ELSE REG8 6 DOWNTO 0 REG8 7 DOWNTO 1 END IF 2 分分 END IF QB Index1 Tone Tone2 CODE CODE1 HIGH HIGH1 2 分分 u2 Speaker PORT MAP clk1 CLK12MHZ Tone1 Tone2 SpkS SPKOUT 2 分分 END 6 请用 VHDL 语言完成下列状态机的设计 15 分 state inputs comb outputs s0s1s2s3 reset 答 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY s machine IS PORT clk reset IN STD LOGIC state inputs IN STD LOGIC VECTOR 0 TO 1 comb outputs OUT INTEGER RANGE 0 TO 15 END s machine ARCHITECTURE behv OF s machine IS 1分分 TYPE FSM ST IS s0 s1 s2 s3 1 分分 SIGNAL current state next state FSM ST 1 分分 BEGIN REG PROCESS reset clk BEGIN 2012 年 11 月 19 日 共 页 第 9 页 共 页 第 10 页 IF reset 1 THEN current state s0 2 分分 ELSIF clk 1 AND clk EVENT THEN current state comb outputs 5 IF state inputs 00 THEN next state s0 ELSE next state comb outputs 8 IF state inputs 00 THEN next state s1 ELSE next state comb out