3篇4章习题解答.pdf

119 第三篇第三篇第第 4 4 4 4 章习题章习题 题题 3 4 13 4 13 4 13 4 1 优先编码器 74HC147 的功能表如表题 3 4 1 所示 试用 74HC147 和适当的门构成输入为低有效的 0 I 9 I 输出为 8421 BCD 码的 编码器 表题表题 3 4 13 4 13 4 13 4 1优先编码器优先编码器 74HC14774HC14774HC14774HC147功能表功能表 输入输出 1 I 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I 3 Y 2 Y 1 Y 0 Y HHHHHHHHHHHHH LLHHL LHLHHH LHHHLLL LHHHHLLH LHHHHHLHL LHHHHHHLHH LHHHHHHHHLL HHHHHHHHHLH LHHHHHHHHHHHL 解 题题3 4 23 4 23 4 23 4 2 用双2线 4线译码器74LS139及最少量的与非门实现下列逻辑 函数 译码器功能表见教材图 3 3 4 图 3 4 2 是简化逻辑图 CBACACBAZ 1 BCACABZ 2 图题 3 4 2 120 解 把 2 4 译码器先连接成 3 8 译码器 然后实现二个逻辑函数 根据二 个逻辑函数 连接出电路如图所示 74021 YYYYABCCBACBACBAABCCBACBACBAZ 76532 YYYYBCACBACABABCBCACBACABABCZ 题题 3 4 33 4 33 4 33 4 3 试用 74LS138 型 3 线 8 线译码器设计一个地址译码器 地址译 码器的地址范围为 00 3F 可适当加其它逻辑门电路 解 由于地址译码器的范围为 00 3F 十六进制数 实际上是 64 个地址 因此 可用地址扩展的方法来实现 把 3 8 扩展成 4 16 再扩展成 6 64 译 码即可 采用分级译码后连接成的电路如图所示 121 题题 3 4 43 4 43 4 43 4 4 设 X 和 Y 分别为 2 位二进制数 试用最少量的半加器和与门 实现 Z XY 运算 解 由于X Y是二位的二进制数 则 0101 bbYaaX 根据直式运 算 则有 01a aX 01b bY 01b a 00b a 11b a 10b a 可得每位的输出函数如下 23111210011000 cScbaSbabaSbaS 122 电路图为 题题 3 4 53 4 53 4 53 4 5 试用一个 4 位二进制加法器及异或门实现 4 位二进制减法运 算 并要求画出逻辑图 4 位二进制加法器的简化逻辑图如图题 3 4 5 所示 图题图题 3 4 53 4 53 4 53 4 5 解 该二进制减法应该是被减数大于减数的情况 其它情况不在此例 将被减数的补码加上减数的补码求得 在四位二进制加法器的一个加数输入端 0123 AAAA 输入被减数的补码 正数的补码就是原码 另一个加数输入端 0123 BBBB 加入四位减数的 补码 则就得到减法运算 输出为结果的补码 由于被减数大于减数 则结 果就是一个正数 注意 这里减数的补码是减数的反码加 1 后得到的 123 题题 3 4 63 4 63 4 63 4 6 试用并行 4 位加法器连接成将余三码转换成 8421BCD 代码的 转换电路 解 解题思路为只要将余三码作为四位加法器的加数输入 把 8421BCD码 作结果输出 找出另外一个四位的加数是多大时 才是对应的 8421BCD码 从而求出四位加数的每位函数式 便可画出电路图 转换电路真值表如下 由真值表可见 在加法器的加数输入端输入余三码 在被加数的输入端输 入1101数据 则在结果输出即为8421BCD码了 所以 连接的电路图有 四位余三码加数8421BCD码输出 A A A A3 3 3 3A A A A2 2 2 2A A A A1 1 1 1A A A A0 0 0 0B B B B3 3 3 3B B B B2 2 2 2B B B B1 1 1 1B B B B0 0 0 0Y Y Y Y3 3 3 3Y Y Y Y2 2 2 2Y Y Y Y1 1 1 1Y Y Y Y0 0 0 0 0 00 01 11 11 11 10 01 10 00 00 00 0 0 01 10 00 01 11 10 01 10 00 00 01 1 0 01 10 01 11 11 10 01 10 00 01 10 0 0 01 11 10 01 11 10 01 10 00 01 11 1 0 01 11 11 11 11 10 01 10 01 10 00 0 1 10 00 00 01 11 10 01 10 01 10 01 1 1 10 00 01 11 11 10 01 10 01 11 10 0 1 10 01 10 01 11 10 01 10 01 11 11 1 1 10 01 11 11 11 10 01 11 10 00 00 0 1 11 10 00 01 11 10 01 11 10 00 01 1 124 题题 3 4 73 4 73 4 73 4 7 试用一片 74LS283 型 4 位二进制加法器 将 8421BCD 码转换 成余三码的代码转换电路 74LS283 的简化逻辑图如图题 3 4 7 所示 图题图题 3 4 73 4 73 4 73 4 7 解 只要在加法器的被加数输入端加 8421BCD 码 加数输入端加上 0011 即就转换成了余三码输出 连接电路如图所示 题题 3 4 83 4 83 4 83 4 8 试用 4 位并行加法器 74LS283 设计一个加 减运算电路 当控 125 制信号 X 1 时它将两个输入的 4 位二进制数相加 而 X 0 时它将两个输入 的 4 位二进制数相减 两数相加的绝对值不大于 15 允许附加必要的门电 路 解 可控的加减法 被加数总是从被加数数输入端加入 而加数分分二 种情况考虑 当做加法 X 1 时 加数直接送加数输入端 当做减法时 X 0 时 减数 变成补码后从被加数输入端输入 题题 3 4 93 4 93 4 93 4 9 试用数值比较器 74HC85 设计一个 8421 BCD 码有效性测试电 路 当输入为 8421 BCD 码时 输出为 1 否则为 0 解 只要设置一个 8421BCD 码 然后输入与该设定的码进行比较 如 果相等 则输入 8421BCD 码有效 不相等时 输入的码无效 补画 74HC85 电路图 题题 3 4 103 4 103 4 103 4 10 试用数值比较器 74HC85 和必要的逻辑门设计一个余 3 码有 效性测试电路 当输入为余 3 码时 输出为 1 否则为 0 题题 3 4 113 4 113 4 113 4 11 试用两个 4 位数值比较器组成三个数的判断电路 要求能够 判别三个 4 位二进制数是否相等 A 是否最大 A 是否最小 并分别给出 三 个数相等 A 最大 A 最小 的输出信号 可以附加必要的门电路 题题 3 4 123 4 123 4 123 4 12 试用一片 8 选 1 数据选择器 74LS151 实现以下逻辑函数 126 1 ACDDABCCDBADCBAZ 2 CBACBACBAZ 3 Z A B C 解 解题基本思路 选定多路选择器的地址输入变量 列出卡诺图 求出数据输入端的函数 关系式 1 选定四变量函数中的 ABC A2A1A0 为地址输入 卡诺图为 0 1 0 0 0 0 45762310 DDDDDDDDDD 画出的电路图为 2 选定多路选择器的地址变量为 012 AAAABC 由于地址数正好是变 量数 所以数据输入端的逻辑关系一定是常量 0 和 1 画出卡 诺图如下 由卡诺图可知 0 76320 DDDDD 1 541 DDD 其电路图为 0 D ABC 000001011010110111101100 1 0 1 11 0 0 0 0 0 0 0 0 0 1 0 0 YY A2 A174LS151 MUX A0 D0D1D2D3D4D5D6 1 A B C D Z ABC 000001011010110111101100 11100000 127 3 该题解法同前 由于函数只有三变量 选定地址变量为 012 AAAABC 后 其多路数据选择器的各数据输入端都为常量 用卡诺图后求出各数据端 的函数关系 由卡诺图得 0 6530 DDDD 1 7421 DDDD 题题 3 4 133 4 133 4 133 4 13 试用 CC4512 8 选 1 型数据选择器产生如下逻辑函数 CBACBAACL 图题 3 4 14 所示为 CC4512 的简化逻辑图 表题 3 4 14 为它的功能表 YY A2 A174LS151 MUX A0 D0D1D2D3D4D5D6D7 1 A B C Z ABC 000001011010110111101100 10100101 YY A2 A174LS151 MUX A0 D0D1D2D3D4D5D6D7 1 A B C Z 128 图题图题 3 3 3 3 4 4 4 4 14141414 表题表题 3 3 3 3 4 4 4 4 14141414CC4512CC4512CC4512CC4512 数据选择器功能表数据选择器功能表 S1S0A2A1A0Y 0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 0D D D D0 0 0 0 0 0 0 00 0 0 00 0 0 00 0 0 01 1 1 1D D D D1 1 1 1 0 0 0 00 0 0 00 0 0 01 1 1 10 0 0 0D D D D2 2 2 2 0 0 0 00 0 0 00 0 0 01 1 1 11 1 1 1D D D D3 3 3 3 0 0 0 00 0 0 01 1 1 10 0 0 00 0 0 0D D D D4 4 4 4 0 0 0 00 0 0 01 1 1 10 0 0 01 1 1 1D D D D5 5 5 5 0 0 0 00 0 0 01 1 1 11 1 1 10 0 0 0D D D D6 6 6 6 0 0 0 00 0 0 01 1 1 11 1 1 11 1 1 1D D D D7 7 7 7 0 0 0 01 1 1 1 0 0 0 0 1 1 1 1 高阻高阻 解 由真值表可知 CC4512 多了二个使能控制端 其它与上题一样 所以有 卡诺图 由卡诺图得出各数据输入端的函数关系 0 6430 DDDD 1 7521 DDDD ABC 000001011010110111101100 01100101 129 题题 3 3 3 3 4 4 15151515 设计用 3 个开关控制一个电灯的逻辑电路 要求改变任何一 个开关的状态都能控制电灯由亮变灭或者由灭变亮 要求用数据选择器来实 现 解 用 A B C 表示三个双位开关 并用 0 和 1 分别表示开关的两个状态 以 Y 表示灯的状态 用 1 表示亮 用 0 表示灭 设 ABC 000 时 Y 0 从这个 状态开始 单独改变任何一个开关的状态 Y 状态都要变化 据此列出 A B C 之间逻辑关系的真值表 ABCY 0000 0011 0101 0110 1001 1010 1100 1111 由真值表有逻辑式为 该方程与二位地址的 4 1 选择器输出相对应 所以电路为 题题 3 3 3 3 4 4 16161616 用 8 选 1 数据选择器设计一个函数发生器电路 它的功能如 表题 3 4 16 所示 表题表题 3 3 3 3 4 4 16161616题题 3 3 3 3 4 4 16161616 电路的功能表电路的功能表 ABCCBACBACBAY 130 S1S0Y 00BA 01BA 10BA 11 A 解 由功能表写出逻辑表达式 令数据选择器三位地址 所以对应的 8 路数据为 用 8 选 1 的选择器连接成的图为 题题 3 4 173 4 173 4 173 4 17 常用低密度可编程逻辑器件的结构有何特点 按电路结构可分为 哪几类 解 常用低密度可编程逻辑器件的结构可分成与阵列 或阵列和输出电路三 部分 按照与或阵列的是否可以编程可以分为 PLA 与 或阵列都可编程 01 10 01010101 01010101 01010101 ASSASSBASSBASS ASSBASSBASSASS ASSBABASSBASSABSSY AASASA 00112 BDDDBDDDDD 56342170 1 0 131 PAL 与阵列可编程 或阵列固定 PROM 与 或阵列都固定 GAL 与 阵列可编程 或阵列固定 输出电路可编程 等 题题 3 4 183 4 183 4 183 4 18 试用 VHDL 语言设计一个二 十进制显示译码器 输入 A4A3A2A1 为 8421 编码时 输出为 10 个十进制数 0 9 用七段 a b c d e f g 共阴极数码管 LED 显示 解 VHDL 参考源代码 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY BCDCODEn