数字集成电路期末设计报告.docx

用传输门实现的16位超前进位加法器陈佳荧朱嘉皓一、 逻辑门电路设计（1）、二输入与门表1.与门电路中晶体管宽长比（单位um/um）晶体管宽长比晶体管宽长比晶体管宽长比M12.2/.35M38/.35M58/.35M21/.35M48/.35M68/.35仿真结果：由于在最后的电路中门的输出最多情况可能连接10个与门输入加1个异或门输入，所以测试时在门输出端加上了10个与门和1个异或门（各门的两输入相连），之后所有对与门的测试均采用上述方式。表2.与门输出在不同输入变化情况下的延时（单位ns）B A0-11-01-10-10.5253无变化0.52671-0无变化0.48150.5181-10.52490.3675无变化（2）、二输入或门表3.或门电路中晶体管宽长比（单位um/um）晶体管宽长比晶体管宽长比晶体管宽长比M12.2/.35M38/.35M58/.35M21/.35M48/.35M68/.35仿真结果：表4.或门输出在不同输入变化情况下的延时（单位ns）B A0-00-11-00-0无变化0.48530.39970-10.6220.5252无变化1-00.4785无变化0.4815（3）、二输入异或门表5.异或门电路中晶体管宽长比（单位um/um）晶体管宽长比晶体管宽长比晶体管宽长比晶体管宽长比M122/.35M32.2/.35M530/.35M78/.35M210/.35M41/.35M630/.35M88/.35其中A输入非门的长宽比较大，原因是这个输出要驱动后级的负载，所以增大长宽比增强扇出。同样非A所接的传输门的尺寸也变大，减小沟道电阻，提高速度。仿真结果：表6.异或门输出在不同输入变化情况下的延时（单位ns）B A0-00-11-01-10-0无变化0.51260.4091无变化0-10.493无变化无变化0.39221-00.6616无变化无变化0.67111-1无变化0.48040.5594无变化二、 16位超前进位加法器逻辑及实现构建16位超前进位加法器使用了书上的Kogge-Stone树结构，其中涉及的操作有GP产生、点操作和结果产生。（1）、GP产生超前进位加法器通过输入数的运算产生G和P，有，以此最后生成各位的进位。电路图如图4。设计时考虑到首级GP产生器后面的负载会很大，比如P的负载会有4个点操作输入和其他的运算，所以为了提升速度和扇出，在GP产生后加了一级缓冲器，缓冲器由两个相同的CMOS非门组成，P管为110um/.35um，N管为50um/.35um。（2）、点操作点操作的表达式为: 在KS树上的节点实际进行的操作是: 通过递推地产生和。由于点操作的结果用于后级的输入，负载电容较大，所以加入缓冲器隔离。（3）、结果产生之前的点操作已经产生了和，最后的结果产生有以下的关系： （4）、总图图例： 结果产生 点操作 GP产生图7.KS树总图KS树将求和转化为求和，这样可以用对数的延时完成整个运算。最终电路的搭建就是把图例所示电路替换总图中的图形。树上的节点标号代表该节点运算结果。三、 测试结果与分析（1）、功能测试在设计之初，使用ise9.1i使用标准逻辑门搭建了相同的电路，进行了扫描测试，结果没发现功能出错。之前在仿真逻辑门时也没有发现错误。所以在晶体管级测试采用随机数据和特殊数据的测试方法，共10组数据进行运算，结果如表7。表7.功能测试结果输入A输入B输入Ci输出Ans输出Co1655350010655351016168038550655350246054093010100110430571644905950603244038338152431365032287205937501323832964146203039583105510501340功能测试全部正确。（2）、时序测试考虑最长路为信号经过最多逻辑门达到输出的信号路径，则最长路可能有两条，一条是G到Ans的路径（图7中左边绿线），路径上共有9个逻辑门，由于产生Ans需要Co14，所以起点实际从Ans标注，计算时要算上产生Ans的一个异或门。另一条是G到Co15的路径，路径上共有10个逻辑门。两条路径激活都需要使所有点操作的P为1，且除G外所有G为0，Ci为0，所以采用65535+1的测试组，波形如图8所示。图中绿线是输入波形的变化，蓝线为Ans的曲线，红线为Co15的曲线。最后得到的最大延时为A由0向1变化，B由0向65535变化时的延时，在G到Ans的路径上为2.5141ns。Co15的路径虽然门数多但是延时短，原因是末级没有加异或门，异或门为了提高速度，使A输入