实验4-半加器的VHDL设计.doc_第1页
实验4-半加器的VHDL设计.doc_第2页
实验4-半加器的VHDL设计.doc_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

实验4 半加器的VHDL设计一、 实验目标1 设计电路系统的硬件框图，并用实体描述；2. 利用VHDL的逻辑表达式描述门电路；3. 利用VHDL代码完成半加器的设计。二、 实验步骤1 半加器的输入为a和b。半加器的输出为和so以及进位co。2 根据半加器的输入和输出情况，可以写出半加器电路系统的硬件框图：3. 根据硬件框图，可以定义各个输入和输出端口：端口名工作模式数据类型absoco4. 根据端口的定义，可以写出半加器的实体：5. 半加器的门电路为：可以用VHDL逻辑表达式来描述门电路：so=_co=_6. 根据逻辑表达式，可以写出半加器的结构体：7. 因此半加器的VHDL代码为：8把VHDL代码输入QuartusII中，保存文件，文件名要与实体名相同。9建立工程，工程名要与设计文件名相同。将设计文件设置为工程的顶层文件，把设计文件加入到工程中。编译。b:so:co:a:10利用真值表进行时序仿真，并画出a、b、so、co的波形图，要标明时间刻度。3
人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论