数字电路课程设计-(大连理工大学)PPT课件.ppt

数字电路课程设计2012秋季 大连理工大学电信学部韩延anyanyi 2012 09 1 1概述 教学安排 学时 24上课教室 综 220上课时间 第2周 第15周 2 1概述 课程内容 掌握一种硬件描述语言 方法 VHDLVerilog熟悉EDA软件的使用方法 工具 MAX PlusIIQuartusIIDE2开发板 3 课程设计题目 1 数字钟8 电饭锅2 电子密码锁9 烤箱3 自动售票机10 图像处理4 乒乓游戏机11 电梯 自动5 三层电梯控制器停车场动画显示6 交通灯12 声音处理7 音乐盒 4 1概述 考核 考核的形式考勤成绩 课堂成绩 报告成绩报告的要求见实验中心网站的模板 5 1概述 参考资料 EDA技术实用教程潘松黄继业 科学出版社 2006FPGA与SOPC设计教程 DE2实践张志刚西安电子科技大学出版社 2007EDA技术与应用江国强电子工业出版社 2010EDA技术与VHDL设计徐志军等 电子工业出版社 2009 6 2可编程逻辑器件 基本概念 PLDProgrammableLogicDevice可编程逻辑器件CPLD FPGAComplexProgrammableLogicDevice复杂可编程逻辑器件FieldProgrammableGateArray现场可编程门阵列 7 2可编程逻辑器件 CPLD与FPGA的区别 8 2可编程逻辑器件 主要制造商 最大的PLD供应商之一FPGA的发明者 最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品 9 3VHDL的基本语法 HDLHardwareDescriptionLanguage硬件描述语言VHDLVerilogHDLSystemCSystemVerilog 10 3VHDL的基本语法 与计算机语言的区别 运行的基础计算机语言是在CPU RAM构建的平台上运行VHDL设计的结果是由具体的逻辑门 触发器组成的数字电路执行方式计算机语言基本上以串行的方式执行VHDL在总体上是以并行方式工作验证方式计算机语言主要关注于变量值的变化VHDL要实现严格的时序逻辑关系 11 3VHDL的基本语法 基本结构 VHDL程序的基本结构Library库Entity实体Architecture结构体Package程序包Configuration配置 12 3VHDL的基本语法 基本结构 eqcomp4isafourbitequalitycomparatorLibraryIEEE useIEEE std logic 1164 all entityeqcomp4isport a b instd logic vector 3downto0 equal outstd logic endeqcomp4 architecturedataflowofeqcomp4isbeginequal 1 whena belse 0 Enddataflow eqcomp4 vhd 包 实体 结构体 文件名和实体名一致 关键字 库 VHDL语法 13 eqcomp4isafourbitequalitycomparatorLibraryIEEE useIEEE std logic 1164 all entityeqcomp4isport a b instd logic vector 3downto0 equal outstd logic endeqcomp4 architecturedataflowofeqcomp4isbeginequal 1 whena belse 0 Enddataflow 14 3VHDL的基本语法 实体 Entity 与外部电路的接口描述 Entity实体名IS generic 类属表 port 端口表 EndEntity实体名 Port 端口信号 端口类型数据类型 端口类型 in out inout buffer 15 3VHDL的基本语法 结构体 Architecture 实体的内部结构与端口之间的逻辑关系 Architecture结构体名of实体名IS 结构体说明语句 begin 结构体功能描述语句 EndArchitecture结构体名 说明语句 常数 信号 子程序 元件例化 功能描述 信号赋值 块 进程 子程序 元件例化 16 3VHDL的基本语法 库 Library 预先定义好的设计单元的集合体库的用法 Library库名 常用的库 IEEE work等 use库名 程序包 项目名 use库名 程序包 all 17 3VHDL的基本语法 库和程序包举例 libraryieee useieee std logic 1164 all useieee std logic arith all useieee std logic unsigned all useieee std logic signed all 18 3VHDL的基本语法 字符和数据对象 VHDL文字数字型 15 3 14 10 256字符型 0 0000 标识符 下标 信号名 变量名 表达式1to downto表达式2 数据对象常数 constant常数名称 数据类型 设置值信号 signal信号名称 数据类型 设置值变量 variable变量名称 数据类型 19 3VHDL的基本语法 常量 信号与变量的不同 实际的物理意义不同定义方式不同赋值方式不同 信号 变量 定义的位置不同常量 实体 结构体 包 进程 块 子程序变量 进程 子程序信号 实体 结构体 包作用的范围不同常量 与定义的位置有关变量 局部量信号 与定义的位置有关 20 3VHDL的基本语法 数据类型 VHDL的预定义数据类型boolbit bit vectorinteger signalqintegerrange0to15 IEEE的预定义数据类型std logic std logic vector用户自定义type数据类型名is数据类型定义 of基本数据类型 21 3VHDL的基本语法 操作符 算术运算符 逻辑运算符AND OR NAND NOR XOR NOT关系运算符 并置 连接 运算符 22 3VHDL的基本语法 顺序语句 If Then语句 If条件式1Then语句命令块AElsif条件式2Then语句命令块BElsif条件式3Then语句命令块C Else语句命令块NEndIf 23 3VHDL的基本语法 顺序语句 Case When语句 Case选择信号IsWhen信号值1 语句命令块A When信号值2 语句命令块B When信号值3 语句命令块C Whenothers 语句命令块n Endcase 24 3VHDL的基本语法 并行语句 赋值语句 When Else语句 信号A 信号BWhen 条件式1 Else信号CWhen 条件式2 Else 信号D 25 3VHDL的基本语法 并行语句 With Select语句 With选择信号XSelect信号A 信号Bwhenx值等于m 信号Cwhenx值等于n 信号Dwhenothers 26 3VHDL的基本语法 并行语句 进程语句 过程名 Process 敏感表 定义区 Begin EndProcess 过程名 27 3VHDL的基本语法 并行语句 组件语句 Component组件名称Port 信号A 端口模式数据类型 信号B 端口模式数据类型 endComponent PortMap 组件信号A 信号A1 组件信号B 信号B1 PortMap 信号A1 信号B1 28 3VHDL的基本语法 几个语句的比较 29 4基于QuertusII的设计 DE2开发板 30 4基于QuertusII的设计 31 4基于QuertusII的设计 建立project编辑源文件编译设计文件分配引脚仿真编程 测试 32 4基于QuertusII的设计 设计输入 原理图输入使用元件符号和连线等描述比较直观 但设计大规模的数字系统时则显得繁琐HDL语言输入逻辑描述功能强成为国际标准 便于移植原理图与HDL的联系与高级语言与汇编语言类似 33 4基于QuertusII的设计 设计处理 综合和优化优化 将逻辑化简 去除冗余项 减少设计所耗用的资源综合 将模块化层次化设计的多个文件合并为一个网表映射把设计分为多个适合特定器件内部逻辑资源实现的逻辑小块的形式布局与布线将已分割的逻辑小块放到器件内部逻辑资源的具体位置并利用布线资源完成各功能块之间的连接生成编程文件生成可供器件编程使用的数据文件 34 4基于QuertusII的设计 模拟仿真 功能仿真不考虑信号传输和器件的延时时序仿真不同器件的内部延时不一样 不同的布局 布线延时也会有比较大的不同在线验证利用实现手段测试器件最终功能和性能指标 35 4基于QuertusII的设计 编程和测试 在系统编程技术ISPInSystemProgram边界扫描测试技术BSTBoundaryScanTestJTAG 36 4基于QuertusII的设计 组合电路设计 基本门电路数据选择器数据分配器编码器译码器比较器加法器 37 4基于QuertusII的设计 原理图输入 两输入的与门 38 4基于QuertusII的设计 文本输入 多路数据分配器 39 libraryieee useieee std logic 1164 all entitymuxis 多路数据分配器port a b c d instd logic vector 3downto0 s instd logic vector 1downto0 x outstd logic vector 3downto0 endmux architecturearchmuxofmuxisbeginmux4 1 process a b c d Beginifs 00 thenx a elsifs 01 thenx b elsifs 10 thenx c elsex d endif endprocessmux4 1 endarchmux 40 结果 41 4基于QuertusII的设计 使用组件设计 由半加器构造全加器半加器全加器 42 全加器的真值表和结果 43 libraryieee useieee std logic 1164 all useieee std logic unsigned all 半加器entityhalf adderisport x y instd logic sum carry outstd logic end architectureaofhalf adderisbeginsum xxory carry xandy end libraryieee useieee std logic 1164 all useieee std logic unsigned all 或门entityor22isport x y instd logic c outstd logic end architectureaofor22isbeginc xory end 44 libraryieee useieee std logic 1164 all useieee std logic unsigned all useieee std logic arith all entityfull adderisport a b carry in instd logic sum carry out outstd logic end architectureaoffull adderissignaltemp sum temp carry1 temp carry2 std logic componenthalf adderport x y instd logic sum carry outstd logic endcomponent componentor22port x y instd logic c outstd logic endcomponent beginhadd1 half adderportmap a b temp sum temp carry1 hadd2 half adderportmap temp sum carry in sum temp carry2 u1 or22portmap temp carry1 temp carry2 carry out end 45 4基于QuertusII的设计 时序电路设计 触发器 RS触发器 T触发器 JK触发器 D触发器寄存器移位寄存器计数器同步计数器可逆计数器分频器 46 4基于QuertusII的设计 时序电路设计 计数器 47 libraryieee useieee std logic 1164 all useieee std logic unsigned all entitycounter10isport clk instd logic q outintegerrange0to59 end architectureaofcounter10issignaly integerrange0to59 beginprocess clk beginifclk eventandclk 1 thenify 59theny 0 elsey y 1 endif endif endprocess q y end 48 4基于QuertusII的设计 时序电路设计 时序电路设计中的问题上升沿检测不完整条件语句和时序电路同步和异步时序电路多层次电路设计 49 5状态机的设计 Moore状态机的输出只与当前状态有关Mealy状态机的输出与当前状态机及当前输入信号有关 50 libraryieee useieee std logic 1164 all entitystmch1isport clk in1 rst instd logic out1 outstd logic endstmch1 architecturebehaveofstmch1istypestateis sx s0 s1 signalcurrent state next state state begin process current state in1 begincasecurrent stateiswhens0 ifin1 0 thenout1ifin1 0 thenout1next state sx endcase endprocess endbehave process clk rst beginifrst 1 thencurrent state s0 elsifrising edge clk thencurrent state next state endif endprocess 51 5状态机的设计 跑表的设计 跑表功能精度为1 100秒最长时长为1个小时2输入按键 1个1KHz的时钟6个数码管显示 52 5状态机的设计 跑表的设计 系统结构 53 5状态机的设计 跑表的设计 控制模块 54 6FPGA设计的指导原则 基本原则 面积和速度的平衡与互换满足时序要求时 占用最小的芯片面积在规定的面积下 设计的时序裕量更大硬件原则硬件描述语言与软件编程的区别If语句和case语句的比较系统原则同步设计原则 55 6FPGA设计的指导原则 基本设计思想与技巧乒乓操作串并转换流水线操作数据接口的同步方法 56 6FPGA设计的指导原则 常用模块RAMFIFO全局时钟资源与时钟锁相环全局复位 置位信号 57 1概述 参考资料 VHDL与数字电路设计 卢毅赖杰 科学出版社 2001EDA技术实验与课程设计 曹昕燕 清华大学出版社 2006EDA技术综合应用实例与分析 谭会生 西安电子科技大学出版社 2004 58 1概述 教学目的 以 数字电子技术 为基础 学习数字电路系统的基本设计方法以可编程逻辑器件为基础 掌握硬件描述语言VHDL设计数字电路系统的新方法面向工程应用 理论结合实践 提高电路系统的设计水平 59 1概述 数字电路系统的基本构成 输出方程激励方程状态方程 60 1概述 数字电路设计的基本方法 布尔函数 数字系统数学基础 卡诺图 数字电路设计的基本方法组合电路设计问题 逻辑关系 真值表 化简 逻辑图时序电路设计列出原始状态转移图和表 状态优化 状态分配 触发器选型 求解方程式 逻辑图使用中 小规模器件设计电路 61 2可编程逻辑器件 PLD的优点 集成度不断提高可减小电路的面积 降低功耗 提高可靠性具有先进的开发工具提供语言 图形等设计方法 十分灵活通过仿真工具来验证设计的正确性可反复地编程 方便设计的修改和升级可灵活地定义管脚功能 减轻设计工作量 缩短系统开发时间保密性好 62 2可编程逻辑器件 PLD的发展趋势 向高集成度 高速度方向进一步发展最高集成度已达到400万门向低电压和低功耗方向发展5V 3 3V 2 5V 1 8V 更低内嵌多种功能模块MacroFuction MegafunctionIPCore RAM ROM FIFO DSP CPUSOPC向数 模混合可编程方向发展 63 按集成度高低PROM EPROM EEPROM PAL PLA GALCPLD FPGA按结构特点与或阵列结构 PROM EEPROM PAL GAL CPLD门阵列结构 FPGA按编程工艺Fuse Anti FuseEEPROM 大多数CPLDSRAM 大多数FPGA 2可编程逻辑器件