EDA工具软件QuartusⅡ的使用.ppt

2020 3 19 1 EDA实验 2 2020 3 19 EDA实验内容 Quartus 基本应用简单组合电路的设计 P106 实验内容 利用Quartus 完成2选1多路选择器的文本输入和仿真测试 最后在实验系统上进行硬件测试 验证本项设计的功能 用原理图输入法设计1位全加器实验内容 利用原理图输入设计一个1位二进制全加器 参见P86 3 2020 3 19 EDA设计流程 EDA设计流程包括设计准备 设计输入 设计处理和器件编程四个步骤 设计准备 设计处理优化 综合适配 分割布局 布线 器件编程 设计完成 器件测试 时序仿真 功能仿真 设计输入原理图硬件描述语言波形图 4 2020 3 19 EDA设计流程 设计准备指设计者在进行设计之前 依据任务要求 确定系统所要完成的功能及复杂程度 器件资源的利用 成本等工作 设计输入图形输入方式 原理图输入文本输入方式波形输入方式 5 2020 3 19 EDA设计流程 设计处理设计编译和检查 语法 规则逻辑优化和综合 将行为描述转换为与FPGA CPLD的基本结构相映射的网表文件或程序 适配和分割 将综合器产生的网表文件配置于指定的目标器件中 使之产生最终的下载文件 布局布线生成编程数据文件 6 2020 3 19 EDA设计流程 设计校验在编程下载前必须对适配生成的结果进行模拟测试 以验证设计 排除错误 设计校验过程包括功能仿真和时序仿真 功能仿真是直接对行为描述的逻辑功能进行测试模拟 以了解其实现的功能是否满足设计的要求 该过程不涉及硬件特性 在编译后即可执行 时序仿真接近真实器件运行特性的仿真 仿真文件包含硬件特性 该过程的仿真文件必须来自针对具体器件的综合器与适配器 7 2020 3 19 EDA设计流程 器件编程把适配后生成的下载或配置文件通过编程器或编程电缆向FPGA或CPLD下载 以便进行硬件调试和验证 通常将对CPLD的下载称为编程 地FPGA的下载称为配置 器件测试和设计验证将含有载入了设计的FPGA CPLD的硬件系统进行统一测试 最终验证设计项目在目标系统上的实际情况 以排除错误 改进设计 8 2020 3 19 常用EDA工具 设计输入编辑器仿真器HDL综合器 9 2020 3 19 设计输入编辑器通常专业的EDA工具供应商或各可编程逻辑器件厂商都提供EDA开发工具 在这些EDA开发工具中都含有设计输入编辑器 如Xilinx公司的Foundation Altera公司的MAX plusII等 一般的设计输入编辑器都支持图形输入和HDL文本输入 图形输入通常包括原理图输入 状态图输入和波形图输入三种常用方法 原理图输入方式沿用传统的数字系统设计方式 即根据设计电路的功能和控制条件 画出设计的原理图或状态图或波形图 然后在设计输入编辑器的支持下 将这些图形输入到计算机中 形成图形文件 10 2020 3 19 仿真器在EDA技术中仿真的地位非常重要 行为模型的表达 电子系统的建模 逻辑电路的验证以及门级系统的测试 每一步都离不开仿真器的模拟检测 在EDA发展的初期 快速地进行电路逻辑仿真是当时的核心问题 即使在现在 各个环节的仿真仍然是整个EDA设计流程中最重要 最耗时的一个步骤 因此 仿真器的仿真速度 仿真的准确性和易用性成为衡量仿真器的重要指标 11 2020 3 19 几乎每个EDA厂商都提供基于Verilog VHDL的仿真器 常用的仿真器有ModelTechnology公司的Modelsim Cadence公司的Verilog XL和NC Sim Aldec公司的ActiveHDL Synopsys公司的VCS等 HDL综合器硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真 但直到Synoposys公司推出了HDL综合器后 才可以HDL直接用于电路设计 12 2020 3 19 HDL综合器是一种用EDA技术实施电路设计中完成电路化简 算法优化 硬件结构细化的计算机软件 是将硬件描述语言转化为硬件电路的重要工具 HDL综合器在把可综合的HDL Verilog或VHDL 转化为硬件电路时 一般要经过两个步骤 第1步是HDL综合器对Verilog或VHDL进行处理分析 并将其转换成电路结构或模块 这时是不考虑实际器件实现的 即完全与硬件无关 这个过程是一个通用电路原理图形成的过程 第2步是对应实际实现目标器件的结构进行优化 并使之满足各种约束条件 优化关键路径等 13 2020 3 19 HDL综合器的输出文件一般是网表文件 是一种用于电路设计数据交换和交流的工业标准化格式的文件 或是直接用硬件描述语言HDL表达的标准格式的网表文件 或是对应FPGA CPLD器件厂商的网表文件 HDL综合器是EDA设计流程中的一个独立的设计步骤 它往往被其他EDA环节调用 完成整个设计流程 电路网表 逻辑图 由元件名N 模型M 输入端信号PI 输出端信号PO四部分组成 是唯一确定电路连接关系的数据结构 即 E N M PI PO 14 2020 3 19 例 一位全加器的电路网表E1 XOR X Y S1E2 XOR Cin S1 SumE3 AND X Y S2E4 AND S1 Cin S3E5 OR S2 S3 Cout 15 2020 3 19 QuartusII QuartusII是Altera公司近几年推出的新一代 功能强大的可编程逻辑器件设计环境 QuartusII支持Altera公司最新器件 如ACEX1K APEX20K APEX20KC APEX20KE APEXII ARM basedExcalibur FLEX6000 FLEX10KE MAX3000A MAX7000AE MAX7000B Mercury和Stratix器件 QuartusII支持多种编辑输入法 包括图形编辑输入法 VHDL VerilogHDL和AHDL的文本编辑输入法 符号编辑输入法 以及内存编辑输入法 16 2020 3 19 QuartusII的图形编辑输入法用原理图输入设计法进行数字系统设计时 不需要任何硬件描述语言知识 在掌握了数字逻辑电路的基本知识后 即可使用QuartusII提供EDA平台 设计数字电路 在Quartus平台上 使用图形编辑输入法设计电路的操作流程包括编辑 编译 仿真和编程下载等基本过程 用QuartusII图形编辑方式生成的图形文件的扩展名为 gdf或 bdf 用文本输入方式生成的文件的扩展名为 vhd 为了方便电路设计 设计者首先应当在计算机中建立自己的工程目录 例如用 myeda mybdf 文件夹存放设计 bdf文件 用 myeda myvhdl 文件夹存放设计 vhd文件等 17 2020 3 19 编辑原理图 编译设计文件 功能仿真 引脚锁定 时序仿真 硬件调试 编程下载 Quartus 原理图输入的基本操作 18 2020 3 19 1 编辑设计文件 19 2020 3 19 1 建立设计项目 Project 执行 File NewProjectWizard 命令 20 2020 3 19 2 进入图形编辑方式 执行 File New 命令 选择 BlockDiagram SchematicFile 模块 原理图文件 方式 编辑文件类型对话框 21 2020 3 19 3 选择元件 在原理图编辑窗中的任何一个位置上双击鼠标的左键将跳出一个元件选择窗 22 2020 3 19 半加器 h adder gdf 设计项目示意图 23 2020 3 19 1位全加器的原理图 全加器元件符号 24 2020 3 19 一位全加器的图形编辑文件 4 编辑图形文件 25 2020 3 19 2 编译设计文件设计好的图形文件一定要通过编译 在编译中 QuartusII自动完成编译网表提取 CompilerNetlistExtractor 数据库建立 DatabaseBuilder 逻辑综合 LogicSynthesizer 逻辑分割 Partitioner 适配 Fitter 延时网表提取 TimingSNFExtractor 和编程文件汇编 Assembler 等操作 26 2020 3 19 2 编译设计文件在编译设计文件前 应先选择下载的目标芯片 否则系统将以默认的目标芯片为基础完成设计文件的编译 在QuartusII集成环境下 执行 Assignments 菜单下的 Device 命令 在弹出器件选择对话框的 Family 栏目中选择目标芯片系列名 如 FLEX10K 然后在 Availabledevices 栏目中用鼠标点黑选择的目标芯片型号 如 EPF10KLC84 4 选择结束按 OK 键 执行 Processing StartCompilation 命令 或者按 开始编译 按键 即可进行编译 编译过程中的相关信息将在 消息窗口 中出现 27 2020 3 19 目标芯片选择对话框 28 2020 3 19 单击标题栏中的Processing StartCompilation选项 启动全程编译 如果工程文件中有错误 在下方的信息栏中会显示出来 可双击此条提示信息 在闪动的光标处 或附近 仔细查找 改正后存盘 再次进行编译 直到没有错误为止 编译成功的标志是所有进程都完成 29 2020 3 19 仿真设计文件仿真是对电路设计的逻辑行为和功能进行模拟检测 可以获得许多设计错误及改进方面的信息 仿真一般需要经过建立波形文件 输入信号节点 设置波形参量 编辑输入信号 波形文件存盘 运行仿真器和分析仿真波形等过程 1 建立波形文件执行 File New 命令 在弹出编辑文件类型对话框 选择 OtherFiles 中的 VectorWaveformFile 方式 或者直接按主窗口上的 创建新的波形文件 按键 30 2020 3 19 编译成功后可以看到编译报告 左边栏目是编译处理信息目录 右边是编译报告 这些信息也可以在Processing菜单下的CompilationReport处见到 31 2020 3 19 波形文件编辑界面 32 2020 3 19 2 输入信号节点在波形编辑方式下 执行 Edit 的 InsertNodeorBus 命令 或在波形文件编辑窗口的 Name 栏中点鼠标右键 在弹出的菜单中选择 InsertNodeorBus 命令 即可弹出插入节点或总线 InsertNodeorBus 对话框 插入信号节点对话框 33 2020 3 19 节点发现者对话框 34 2020 3 19 3 设置波形参量QuartusII默认的仿真时间域是100ns 如果需要更长时间观察仿真结果 可执行 Edit 命令菜单中的 EndTime 选项 在弹出的 EndTime 选择窗中 选择适当的仿真时间域 设置仿真时间域对话框 35 2020 3 19 4 编辑输入信号为输入信号a b和cin编辑测试电平的方法及相关操作与MAX plusII基本相同 可参见P98 5 波形文件存盘执行 File 选项的 Save 命令 在弹出的 Saveas 对话框中直接按 OK 键即可完成波形文件的存盘 在波形文件存盘操中 系统自动将波形文件名设置设计文件名同名 但文件类型是 vwf 例如 全加器设计电路的波形文件名为 adder 1 vwf 36 2020 3 19 6 运行仿真器执行 Processing 中的 StartSimulation 命令 或点击 StartSimulation 按键 即可对全加器设计电路进行仿真 全加器的仿真波形 37 2020 3 19 4 编程下载设计文件上述的仿真仅是用来检查设计电路的逻辑功能是否正确 与实际编程下载的目标芯片还没有联系 为了获得与目标器件对应的 精确的时序仿真文件 在对文件编译前必须选定设计项目的目标器件 在QuartusII环境中主要选Altera公司的FPGA或CPLD 编程下载包括选择目标芯片 引脚锁定 编译和编程下载等操作 完成选择目标芯片 引脚锁定再编译后再进行的仿真称为时序仿真 此时的仿真是针对具体的目标芯片进行的 38 2020 3 19 1 引脚锁定在目标芯片引脚锁定前 需要确定使用的EDA硬件开发平台及相应的工作模式 然后确定了设计电路的输入和输出端与目标芯片引脚的连接关系 再进行引脚锁定 选择EDA实验 开发设备GW48的实验结构图NO 6 用 键7 和 键8 分别作为A B输入按键 接PIO12和PIO13 用 D8 和 D7 作为设计电路的进位CO与和SO输出显示接PIO23和PIO22 PIO39 65 39 2020 3 19 执行 Assignments 项中的赋值编辑 AssignmentsEditor 命令或者直接按 AssignmentsEditor 按键 在弹出的赋值编辑对话框的 Category 栏目选择 Pin 项 赋值编辑对话框 40 2020 3 19 用鼠标双击 Name 栏目下的 在其下拉菜单中列出了设计电路的全部输入和输出端口名 例如全加器的a b cin cout和sum端口等 用鼠标选择其中的一个端口后 再用鼠标双击 Location 栏目下的 在其下拉菜单中列出了目标芯片全部可使用的I O端口 然后用鼠标选择其中的一个I O端口 例如 全加器的a b cin cout和sum端口 分别选择Pin 23 Pin 22 Pin 21 Pin 37和Pin 36 赋值编辑操作结束后 存盘并关闭此窗口 完成引脚锁定 锁定引脚后还需要对设计文件重新编译 产生设计电路的下载文件 sof 41 2020 3 19 2 编程下载设计文件在编程下载设计文件之前 需要将硬件测试系统 如GW48实验系统 通过计算机的并行打印机接口与计算机连接好 打开电源 首先设定编程方式 选择 Tools 的编程器 Programmer 命令或者直接按 Programmer 键 弹出置编程方式窗口 用鼠标点击下载方式窗口左边的 AddFile 添加文件 按键 在弹出的 SelectProgrammingFile 选择编程文件 的对话框中 选择全加器设计工程目录下的下载文件 Adder 1 sof 42 2020 3 19 43 2020 3 19 1 选择下载文件用鼠标点击下载方式窗口左边的 AddFile 添加文件 按键 在弹出的 SelectProgrammingFile 选择编程文件 的对话框中 选择全加器设计工程目录下的下载文件 Adder 1 sof 选择下载文件对话框 44 2020 3 19 2 设置硬件用鼠标点击 Hardware 硬件设置 按键 在弹出的 HardwareSetup 硬件设置对话框中按下 AddHardware 按键 在弹出的添加硬件对话框中选择ByteBlasterMV编程方式后按 OK 键 硬件设置对话框 45 2020 3 19 添加硬件对话框 3 编程下载执行 Processing 的 StareProgramming 命令或者直接按 StartProgramming 按键 即可实现设计电路到目标芯片的编程下载 46 2020 3 19 4位加法器的设计 4位加法器由4个1位全加器构成 它的底层设计文件是1位全加器 47 2020 3 19 4位加法器原理图 48 2020 3 19 QuartusII的文本编辑输入法QuartusII的文本编辑输入法与图形输入法的设计步骤基本相同 在设计电路时 首先要建立设计项目 然后在QuartusII集成环境下 执行 File New 命令 在弹出的编辑文件类型对话框 选择 VHDLFile 或 VerilogHDLFile 或者直接按主窗口上的 创建新的文本文件 按键 进入QuartusII文本编辑方式 在文本编辑窗口中 完成VHDL或VerilogHDL设计文件的编辑 然后再对设计文件进行编译 仿真和下载操作 49 2020 3 19 文本编辑窗口 50 2020 3 19 GW48实验系统原理与使用介绍 GW48系统使用注意事项闲置不用系统时 关闭电源 拔下电源插头当选中某种模式后 要按一下右侧的复位键 键A 以使系统进入该结构模式工作换目标芯片时要特别注意 不要插反或插错 当适配器上的10芯处于左上角时 为正确位置 也不要带电插拔 确信插对后才能开电源 其他接口都可带电插拔 系统板上的空插座是为单片机AT89C2051准备的 除非进行单片机与FPGA CPLD的接口实验和开发 平时在此插座上不允许插有任何器件 以避免与系统上的其他电路发生冲突对工作电源为5V的CPLD 如1032 1048C 9508或7128S等 下载时 最好将系统的电路 模式 切换到 b 以使工作电压尽可能接近5V 51 2020 3 19 GW48面板结构 52 2020 3 19 GW48系统主要功能块 模式配置 键B 能12选择种不同的实验电路结构 如选择 实验电路结构图NO 3 则按 键B 直至模式显示数码管SWG9显示 3 即可 目标芯片适配座B2 实验中采用FPGA CPLD 在P404表B 2中列出种芯片对系统板引脚的对应关系 以便在实验时经常查用 53 2020 3 19 GW48系统主要功能块 在线编程下载接口座J3B 用于反复插拔目标芯片适配座的情况电压源模块 系统不必通过切换即可为CPLD FPGA目标器件提供5V 3 3V 2 5V 1 8V和1 5V工作电源 跳线JVCC GW48 GK PK2型标为 JP6 是对编程下载口的选择跳线 对5V器件 如10K10 10K20 7128S 1032 95108等 必须选 5 0V 而对低于或等于3 3V的低压器件 如1K30 1K100 10K30E 20K300 Cyclone 7128B等一律选择 3 3V 一端 54 2020 3 19 实验电路结构图 实验电路信号资源符号图说明图 a 是十六进制七段全译码器 有7位输出 分别接七段数码管的7个显示输入端a b c d e f g 全译码器的输入端为D C B A 其中 D为最高位 图 b 是高低电平发生器 每按键一次 输出电平变化一次 输出为高电平时 所按键对应的发光管变亮 反之不亮 HEX 单脉冲 译码器 a b e d c 55 2020 3 19 实验电路结构图 实验电路信号资源符号图说明图 c 是十六进制码发生器 由对应的键控制输出4位二进制数对应的1位十六进制数 4位二进制数数的范围是0000 1111 对应输出为0 F 每按键一次 输出递增1 输出进入目标芯片的4位二进制数将显示在该键对应的数码管上 图 d 是单脉冲发生器 每按键一次 输出一个脉冲 与此键对应的发光管也会亮一次 时间为20ms HEX 单脉冲 译码器 a b e d c 56 2020 3 19 实验电