21.1位二进制全加器的VHDL设计.doc_第1页
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文档简介

重庆科创职业学院授课方案（教案）课名： 教 师： 班级: 编写时间： 课题： 1位二进制全加器的VHDL设计授课时数2教学目的及要求：1.掌握用VHDL设计实现1位二进制全加器2.熟练掌握用VHDL描述全加器的不同设计方法教学重点： 1位二进制全加器的程序设计教学难点： 7种逻辑运算符的优先级最高教学步骤及内容 ： 一.复习旧课二.新课1. 1位全加器是加法器的基本单元，N个1位全加器级联在一起可对两个N位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项(Cin)，以得到输出位(Sum)和进位(Cout)。2.VHDL基本知识讲解7种逻辑运算的优先级别7种逻辑运算符中，求反(NOT)的优先级最高，其他6种运算符属于同一优先级。与C语言不同的是，VHDL语言中同一优先级的运算符不具有结合性，因此在处理含有多个不同逻辑运算符的逻辑表达式时，应根据实际的逻辑适当应用括号。 3.设计过程：（1）输入设计项目并将其设为当前项目；（2）在文本编辑窗中设计输入1位全加器的VHDL代码：library ieee;use ieee.std_logic_1164.all;entity add1 isport( a,b,cin: in std_logic; sum,cout: outstd_logic);end add1;旁批栏：architecture a of add1 isbeginsum = a xor b xor cin; cout =( a and b) or (a and cin) or (b and cin);end a; 4.项目编译：选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。5.项目时序仿真：创建波形文件输入信号节点设置仿真时间编辑输入节点波形-运行仿真。6.引脚指定：指定输入输出对应的芯片的引脚，注意一些引脚不能用。选择菜单命令Assign | Pin/Location/Chip，将设计的全加器与目标芯片(EPM7128SLC84-10)联系起来。7.程序下载：Max+PlusII-progeammer-JTAG-Multi-Device JTAG chain setup-Select Programming file 找到.pof 文件-add-OK8.实验箱上现象的分析描述与验证。三.小结对学生在实验过程中遇到的问题进
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