DVI CABLE 说明.doc

2. Digital Display Cable 简介高速传输及数字化是信息及通讯产品共同的趋势，因此在显示器及其屏幕的应用上，为了确保不同显示器(如CRT，LCD等)及不同的屏幕应用(如VGA，XGA或HDTV等)可以在不同的主机 ( Host ) 平台上执行其功能，目前有一些非营利单位致力于标准规格的制定与推广。有的着眼于纯数字化，有的维持以前模拟显示器的兼容性，有的加上即插即用线( Plug & Play )的功能。以下是几个现在著名的单位与其规格。DDWG-DVI( Digital Visual Interface 数字视讯接口 ) 以数字显示器的需求为主，但也提供之前模拟阴极射线管屏幕( Analog CRT Monitor )的兼容性。所以其连接器亦分为纯数字( DVI- DOC : Digital Only Connector)或数字/模拟兼具的( DVI- CC : Combined Connector) 连接器。不过 DVI并没有提供其它输出入I/O，如 USB，IEEE-1394a的功能。此标准亦考虑到了数字显示器长远的发展。因此，连接器的定义已含括了两个 T.M.D.S 连结的 ( two links ) 功能。VESA-DFP( Digital Flat Panel - 数字平面显示器 ) 主要着眼于纯数字平面显示器。使用的连接器为标准的 MDR 20。VESA-P&D( Plug & Display 即插即用与显示器 ) 除了制订数字显示器的需求外，也提供之前模拟阴极射线管屏幕( Analog CRT Monitor )的兼容性。所以其连接器可分为纯数字( P&D-Digital )，数字/模拟兼具的( P&D- Analog/Digital)或纯模拟(P&D-Analog)连接器。其中的数字视讯之传输技术是使用一对TMDS link，当然，也为了提供更多输出入( I/O )的功能，此标准也加入了USB 及IEEE-1394a 的功能。VESA-M1( M1 Connector ) 同VESA-P&D，使用相同的连接器，然而使用的范围仅是在Display显示器端。此外，不同于P&D，M1数字视讯之传输技术是使用两对TMDS link，而不是一对。而原来P&D所包含的IEEE-1394a功能，这里则被取消，但USB仍保留。DISM (Digital Interface Standard for MonitorDISM是由日本的JEIDA协会(Japan Electronic Industry Development Association)所推广的，是Molex主导DVI的一个竞争对手。为了加强其技术应用面，DISM可以使用不同的视讯信号传输技术。不论是TMDS 、 LVDS甚至类似TMDS两个连结的LDI 标准，及Sony的GVIF(Giga-bit Video Interface) 也可适用。同时，它所使用的连接器是标准的MDR( mini Delta Ribbon )型式，如MDR 14、MDR 20、MDR 26、MDR 36等。MDR型式的连接器并无专利的问题，故来源及成本将获得一定的保障。最后DISM支持即插即用的功能( Plug & Play )，其线长可以长到10 公尺，也有较低的电磁干扰( EMI )，也支持USB。在以下的章节中，第2.2节会介绍几种互相竞争数字视讯传输的规范；第2.3节会介绍DVI线材相关的信息；第2.4节会介绍DFP线材相关的讯息。其它的线材，限于篇幅，暂不介绍，等相关治具开发完成，列入手册之范围时，在把整理过相关线材的资料，一起放入本章之中。2.2数字视讯之电性传输规范在未来的高品质显示器中，24位的全彩画面已是一般的需求。如何将每一个像素(Pixel)图像控制器( Graphic Controller )正确快速地传输给显示器是此项技术的关键。作为电线电缆相关的供货商必须非常注意这样的传输技术，因为这直接牵涉到线缆制造的规格。诸如频宽、衰减、延迟时间及延迟差等等的相关问题。以下先介绍TMDS传输技术，及其相关的主题，如TMDS频宽和延迟差的计算；之后在介绍LVDS等的传输技术。TMDS 简介圖2.1 2 link TMDS示意圖TMDS是Transition Minimized Differential Signaling，最小变异差分信号的缩写。就如同负载可应用在不同的载具般，TMDS技术是一种电性的负载，可应用在不同的载具，如不同的线材标准及接口。在进一步，TMDS link是将主机图型芯片产生的数字视讯传输到显示器上，所以TMDS技术我们可以将之简化成为一种编码/译码技术，也就是将8 位的画素视讯资料加上2位元元的句柄或同步码，转换成10位的TMDS格式。另外，在这转换过程中，TMDS会尽量减少这10位中bit 0与bit 1的切换次数，这不但可以节省电源，也可以成功的降低传输中电磁干扰(EMI)的效应，这转换的10位，称为DC Balance Character.TMDS的一组连接像素时脉极限大约在165MHz，如果有其它的应用，如HDTV(High Definition TV高画质数字电视)便不能胜任，此时便可加上另一组连结，此两组并行传输的方式解决各组频宽不够的问题，此称为2组连结(2 Links)。在DDWG-DVI及VESA-M1中已具备了这样的能力，但VESA-DFP及VESA-P&D却只能支持到一组连结。如图2.1所示。此外，在线材的载具上，TMDS是使用差分(Differential)的传输技术，除了可有效的降低同模噪音(Common Mode Noise)之干扰，并可仅用一半的电位变动(VSwing)来传输实际峰值大小为2倍VSwing的讯号，如图2.2所示。这样不但可以减少传输的功率销耗，合省电原则，也可以降低EMI的干扰。圖2.2 TMDS差分的輸方式TMDS频宽估算表2.1为像素频宽( Pixel Bandwidth )的估算。这是评估传输介质电气规格的最起始资料，也直接的影响到高频电性，诸如差分绞线内的延迟差(Intra-pair Skew)及差分绞线间的延迟差(Inter-pair Skew)。基本上，每一个色的表示，都是以三度空间表达，不论以电视电子学的角度，即亮度(Luminance)，饱合度(Saturation)及色度(Hue)三度空间；或是以色彩学的角度，即R.G.B.(红.绿.蓝.)三度空间。都是以三度空间坐标来描述。和模拟电视使用交错式(Interlace)的扫描技术不同，一般数字显视器的分辨率不是用几条扫描线大小来决定，而是和屏幕长乘宽含多少像素来决定，比如HDTV的19201080的分辨率一定比XGA的1024768要强很多。此外，一个数字显示器每一像素目前最常见的是可以含到24位( bit )全彩的色彩。所以，以T.M.D.S.的技术，最主要的是将这24位的色彩资料， 以R.G.B.三度空间，分别以每度各8位的资料，藉由三对( 100 )遮蔽绞线( STP-Shielded Twisted Pair )的差分信号线来传输，称为一组连结(One Link)的T.M.D.S.技术。特别注意的是，上述提及一组连结的T.M.D.S.主要数字视讯信号由4对遮蔽绞线( STP )来共同执行传输的任务。除了R.G.B.的三对传输数字元像素色彩信号外，其中一对传递像素时脉(Pixel Clock)。故而，每一像素之显示由像素时脉( Pixel clock )来决定。此外，考虑视觉暂留的效应，传统模拟的画框(Frame)显示速率，以电影为例其画框显示速率为24 frame/sec，中国PAL (Phase Alternate Line)电视系统为25 frame/sec，台湾地区NTSC (National Television Systems Committee)电视系统为30 frame/sec。因电视是交错扫描，所以实际上PAL每秒的画像率(Picture Rate)为50 picture/sec；NTSC为 60 picture/sec。这样的要求，才能在没有极暗的背景光源要求下，降低主观视觉上的闪烁(Fliker)现象。因此一般数字视讯的画框显示速率最少为 60 frame/sec的原因。之后，遮敝率(Blanking)为整个影像空间不能显示在屏幕的比率，这部份是用作在影像同步及其它用途。一般而言不同的显示应用，其遮避率也有所不同，LCD大部份是5%，而VESA的GTF(Generalized Timing Formula)规格则是29.5%。因此像素频宽或像素传输速率计算法如下。参考表2.1，以SXGA为例，其画面的长乘宽分辨率(HV)为12801024 像素2 (pixel2)，即H = 1280 pixel 及 V = 1024 pixel其画框速率(f)为 85 frame/sec，即 f = 85 frame/sec遮敝率(b)为29.5%，即b = 0.295所以像素传输速率，BW(pixel/sec)为式(2.1)所示，(2.1)BW=1280 1204 85 ( frame/sec ) ( 1 + 29.5% / ( 1 - 29.5%) )，约为158 MHz。但这158MHz仅是像素传输速率而已，事实上，还含有24位的色彩资料在内呢。虽然T.M.D.S.将24位的色彩资料分成三组8位的R.G.B.来传输，但此对遮蔽后线上的信号传输速率，并非像素时脉乘以8倍的传输速率(单位元元为bpp，bits per pixel)而是乘10倍，因为除了色彩资料外，还有其它的控制信号，T.M.D.S.以另外2位(每一对)来处理，因此以SXGA为例，信号对传输的速率可以高达158 Mbps 10 = 1.58 Gbps。延迟差(Skew)的估算以DDWG所推广的DVI 1.0规范为例，差分绞线间的延迟差(Inter-pair Skew)及差分绞线内的延迟差(Intra-pair Skew)分别为式(2.2)及(2.3)所示， Inter-pair Skew = 0.4TPixel = 0.4/ BW (2.2)Intra-pair Skew = 0.25 TBit = 0.25 TPixel /10 = 0.025/BW (2.3)DigitalImageFormatH(pixel)HorizontalV(pixel)Verticalf(frame/sec)Frame RateB(%)BlankingBW(pixel/sec)Pixel Rate0.4TPixelInter-pair Skew (ns)0.25TBitIntra-pair Skew (ps)LCD Frame Rate 60 Blanking 5%VGA640480600.0519.420.621288.66SVGA800600600.0530.3213.19824.54XGA1024768600.0549.678.05503.32SXGA12801024600.0582.784.83302.01UXGA16001200600.05121.263.3206.17HDTV19201080600.05130.963.05190.9QXGA20481536600.05198.682.01125.83CRT Frame Rate 60 Blanking GTFVGA640480600.29526.1415.3956.39SVGA800600600.29540.859.79612XGA1024768600.29566.935.98373.52SXGA12801024600.295111.553.59224.11UXGA16001200600.295163.42.45153HDTV19201080600.295176.482.27141.66QXGA20481536600.295267.721.4993.38CRT Frame Rate 75 Blanking GTF VGA640480750.29532.6812.24764.99SVGA800600750.29551.067.83489.62XGA1024768750.29583.664.78298.83SXGA12801024750.295139.442.87179.29UXGA16001200750.295204.261.96122.39HDTV19201080750.295220.61.81113.33QXGA20481536750.295334.651.274.7CRT Frame Rate 85 Blanking GTFVGA640480850.29537.0410.8674.95SVGA800600850.29557.876.91432XGA1024768850.29594.824.22263.66SXGA12801024850.295158.032.53158.2UXGA16001200850.295231.491.73108HDTV19201080850.295250.011.6100QXGA20481536850.295379.271.0565.92表2.1 DDWG之TMDS频宽及延迟差之估算圖2.3 LVDS傳輸架構LVDS 简介LVDS是Low Voltage Differential Signaling的缩写，同TMDS一般，我们亦可将LVDS技术将之简化成为一种编码/译码技术。与TMDS的技术不同的是，其最主要将R.G.B.24位的色彩资料及4位显示器的控制资料(horizontal and vertical clock signals, data enable signal, and control signal )，一共是28位的资料转换成4对7 位的资料封包，再藉由四对( 100 )遮蔽绞线( STP-Shielded Twisted Pair )的差分信号线来传输电气讯号。当然，LVDS除了4对绞线之外，还有一对绞线是用来传递像素时脉用。因此，上述传输线的信号传输速率是像素时脉乘7倍的传输速率(单位元元为bpp，bits per pixel)而非是TMDS的10倍，如此，线材及连接器之高频传输要求不若TMDS严谨，但是LVDS却比TMDS多一对遮蔽绞线，高频的瓶颈因而转到多任务处理的IC上，如图2.3所示。此外，LVDS的实体层(Physical Layer)定义是依询IEEE1596.3及ANSI/TIA/EIA-644标准。LVDS视讯传输的ICs是依于下列公司的代表产品；National Semiconductor Corp. with FPD Link; Texas Instruments, Inc. with FLATLINK; THine Microsystems, Inc. with the THC63LVDXXX seriesLDI 简介圖2.4 LDI 架構圖LDI ( LVDS Display Interface )是由国家半导体，德州仪器等公司依LVDS的架构所发展，主要是用作数字视讯的传输。不同于LVDS的是，LDI可以同时处理两套数字视讯之传输。换言之，LDI主要将两套数字R.G.B.视讯，也48位的色彩资料及3位显视器的控制资料(horizontal and vertical clock signals, data enable signal)，一共是51位的资料转换成8对7 位的资料封包，再藉由八对( 100 )遮蔽绞线( STP-Shielded Twisted Pair )的差分信号线来传输电气讯号。当然，LDI除了8对画素绞线之外，还有一对绞线是用来传递像素时脉用。因此，上述传输线的信号传输速率，同LVDS，是像素时脉乘7倍的传输速率。所以，LDI更有弹性，她可以下列不同模式，如图2.4所示。(1) Complete Dual Pixel，主机和显示器端都是两对LVDS。(2) Single I/P Dual O/P，主机端1对LVDS，显示器是两对LVDS。圖2.5 DVI類比及數位的應用說明DVI-ADVI-I(3) Single I/P Single O/P，主机和显示器端都是一对LVDS。2.3 DVI Cable 介绍DVI 连接器或组装线是由Molex所主导，本节的图片主要是取材自网站，仅是将Molex网站上的英文信息介绍为中文化时更为生动活泼，本手册此章节内容是免费公开的，惠盈量测并不以此来谋利。DVI顾名思义，为数字元视讯接口的缩写，也就是连接计算机主机端(Host)及数字及模拟显示器端(Display)的接口。因此，DVI相关的组装线，将是非常有弹性的，任何使用传统模拟的Display接口，如VGA；或是数字元Display的接口，如DFP(MDR20)等，都可以共容。以图2.5为例，右边是连接到传统的模拟CRT屏幕，此接口称为DVI-A (DVI-Analog)；同时，左边是连接到数字的LCD面版显示器，因此，这接口是DVI-D (DVI-Digital)，从图2.5可看出，这是含两对TMDS Link数字元接口。2.3.1 DVI 组装线的分类表2.1就是Molex把所有的DVI相关之接口整合起来，可以很清处的看到所有目前DVI组装线的组合。Molex相关的组装线长度分为三种组合，分别为2m，3m及5m。表2.1 DVI 组装线所有组合之一览表主机端(Host)组装线显示器端(display)DVI-DigitalSingle LinkDVI-DigitalSingle LinkDVI-DigitalDual LinkDVI-DigitalDual LinkDVI-AnalogDVI-AnalogDVI-AnalogVGADVI-AnalogP&D AnalogDVI-DigitalSingle LinkP&D DigitalDVI-DigitalSingle LinkDFPMDR20DVI-Analog/DigitalDVI-Analog/DigitalDVI-DigitalSingle LinkCaptive Cable从主机端来看DVI接口，可以分为三种应用，(1) DVI-A (DVI-Analog)，模拟专用，可搭配VGA接口及P&D 模拟接口。(2) DVI-D (DVI-Digital)，数字专用，可以搭配P&D数字元接口及DFP(MDR20)接头数字元接口。Single Link 代表四对100遮蔽绞线来传输TMDS电气差分讯号；Dual Link为七对100遮蔽绞线来传输TMDS电气差分讯号。(3) DVI-I (DVI-Integrated or DVI-Analog/Digital)，整合型，可以模拟及数字共享。 Analog C1/C2C3/C4Digital D2-/D2+ D4-/D4+D1-/D1+ D3-/D3+D0-/D0+ D5-/D5+ CLK+/CLK-圖2.6 DVI-I連接器的腳位圖2.3.2 DVI 连接器的脚位表2.2 DVI腳位線路分佈一覽表注意图2.6 DVI-I连接器图右边的十字凹槽，以红色虚线表示，这称为Molex的MicroCrossTM 技术，十字型的部份就是接地，这种低价的设计可以有效提高模拟传输的高速电器气特性到1.65Ghz。同时红色虚点C1到C3，分别表示模拟的R.G.B.讯号；相对的，蓝色实菱型表示了2 link TMDS的数字视讯传输(D0到D5)及一对像素时脉的传输(CLK)。其它所有DVI的脚位，参考表2.2。惠萤量测的数字视讯成品线测试治具也是采用 DVI-I的连接器。如此，不论Host端待测物接口为何，都可以兼容。由于DVI目前唯一开放的规范DDWG DVI Revision 1.0并没有提到线材的机械尺寸规范，所以本章节先不列出，等到适当时机，将会予以更正相关的内容。2.3.3 DVI之建议规范目前为止，基于DDWG 对于DVI Revision 1.0规范中，对于数字TMDS差分传输的DVI组装线并没有强制而公开规范。惠盈量测将在本节中列出的DVI线材规范，除了基于DDWG DVI Revision 1.0内文中，对于TMDS的叙述所引申出来的规范外；也收集了一些主导大厂的试验规范，如Molex，3M等。等正式的规范公开之后，这里的惠盈量测建议规范会有所更正。参照表1.4，对应数字视讯线材成品线测试治具(Wi-FXS-DVI-A01)测试能力的DVI之TMDS传输建议规范，列于表2.3中，并对于表2.3中每一项参数，都有说明。编号No.量测参数(Parameter Measured)惠盈之建议试验条件惠盈之建议规范1差分阻抗(Differential Impedance)TDR Measurement75ps Differential Risetime(10%,50%,90% Voltage Level)100W10W2同模阻抗(Common Mode Impedance)TDR Measurement75ps Differential Risetime(10%,50%,90% Voltage Level)33W10W3差动延迟(Differential Delay)TDR/TDT Measurement75ps Differential Risetime(10%,50%,90% Voltage Level)4.5ns/m4差分对内延迟差(Inter-Pair Skew)TDR/TDT Measurement75ps Differential Risetime(10%,50%,90% Voltage Level)0.4TPixel(详值见表2.1)最严格的为1.05 ns5差分对间延迟差(Intra-Pair Skew)TDR/TDT Measurement75ps Differential Risetime(10%,50%,90% Voltage Level)0.25TBit(详值见表2.1)最严格的为150 ps6上升时间衰退或频宽(Rise Time Degradation or Bandwidth )TDT Measurement35ps Input Differential Risetime(20%,50%,80% Voltage Level)212ps，1.65Ghz(Tr = 0.35/BW)7近端串音(Near-end Crosstalk)TDT Measurement250ps Differential Risetime(10%,50%,90% Voltage Level)5%8远程串音(Far-end Crosstalk)TDT Measurement250ps Differential Risetime(10%,50%,90% Voltage Level)5%9衰减 (Attenuation)NA S21 Measurement0 dBm Power401 Points300Hz IF BW-0.09 dB/m1Mhz-0.18 dB/m10Mhz-0.34 dB/m65Mhz-0.44 dB/m100Mhz-0.64 dB/m200Mhz-0.94 dB/m400Mhz-1.36 dB/m600Mhz-1.79 dB/m800Mhz-3.49 dB/m1600Mhz表2.3 数字视讯线材DVI 之TMDS规范一览表(1) 差动阻抗DDWG DVI Rev1.0并没有很明确的指出为100W10W，但在第38页中提及Receiver连接器的差动阻抗为100W20W，且组装线的阻抗需小于此变动。然后，接收器本身预设的阻抗为100W10W，因此，考虑传输线材和Receiver的匹配性，差分线的差分特性阻抗定为100W 10W，是合理的。此外，3M主导MDR接头的组装线材，也是TMDS的一种载具，其差分特性阻抗规范也是定为100W 10W。另外，DDWG DVI Rev1.0第36页上说，TDR上升时间是假想为75ps到0.4 TBit；同时，Molex的TDR上升时间是设为250ps。这里惠盈建议先使用较严格的上升时间，75ps。(2) 同模阻抗DDWG和Molex都没有定义此项，但为了估算同模噪声，同模阻抗是相当重要的参数，如IEEE1394a及USB2.0都有要求测同模阻抗。这里惠盈使用公式计算出，理想同模阻抗应为33W10W。(3) 差动延迟DDWG DVI Rev1.0并没有公开定出DVI线材机械尺寸，所以差动延迟的规范也没有明确的定义。从Molex的公开的测试报告观之，其量测结果大约在4.3 ns/m到4.4 ns/m。然而查阅3M的目录，可看出其MDR接头的组装线，其差动延迟的规格定义在4.1ns/m。然而考虑DVI接头不同于MDR接头，这里取较松的上限，4.5ns/m。另外，这里提供IEEE1394a的规范，其差动延迟的规格上限在5.05ns/m。(4) 差分对内延迟差 及 (5) 差分对间延迟差不论是Intra-pair Skew或 Inter-pair Skew，DDWG DVI Rev1.0已在内文第39页，明确指出Inter-pair Skew上限是0.4TPixel，Intra-pair Skew上限是0.25TBit，这边TPixel是指像素时间(Pixel Time)，这边TBit是指单位间格(