EDA实验报告杜.doc

湘潭大学EDA与VHDL程序设计实验报告书课程名称：EDA与VHDL程序设计 题目：组合逻辑电路的VHDL设计 时序电路的VHDL设计学生姓名：杜康华学号： 2009550619 班级：2009级通信工程一班指导教师：李赛斯2011年10 月实验一 组合逻辑电路的VHDL设计一 、实验目的：熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验内容1：用VHDL语言设计2选1多路选择器。1）程序设计 entity mux21a is port (a,b:in bit; s:in bit; y:out bit);end entity mux21a;architecture one of mux21a isbegin ya2,b=a3,s=s0,y=tmp); U2: mux21a PORT MAP(a=a1,b=tmp,s=s1,y=outy);END ARCHITECTURE one; 2) 波形仿真分析双2选1多路选择器：3）引脚锁定以及硬件下载引脚锁定： 选择目标器件EP1C3，选实验电路模式5，用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。结果描述： 通过选择键1、键2，控制s0、s1，来选择输入信号频率a1、a2或者a3，来可使扬声器输出3中不同音调，现了双2选1选择器的基本功能。实验二 时序电路的VHDL设计一 、实验目的：熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。二、实验内容1：用VHDL语言设计D边沿触发器。1）程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 ISPORT(CLK : IN STD_LOGIC; D : IN STD_LOGIC; Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS(CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1=D; END IF; END PROCESS;Q = Q1;END bhv;2）波形仿真分析 D边沿触发器：3）引脚锁定以及硬件下载 引脚锁定： 选择目标器件EP1C3，选实验电路模式5，用键1(PIO0，引脚号为1)控制D；CLK接clock0(引脚号为93)；输出信号Q接D1(PIO8，引脚号为8)。通过短路帽选择clock0接256Hz信号。结果描述： 通过选择键1，控制D输出高低电平，来使灯亮和灭，当CLK在上升延时，会使输入按照D的电平来显示，并在一段时间内保持不变，实现了边沿触发器的功能。 三、实验内容2：用VHDL语言设计D锁存器。1）程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF2 IS PORT(CLK : IN STD_LOGIC; D : IN STD_LOGIC; Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS(CLK,D) BEGIN IF CLK = 1 THEN Q = D; END IF; END PROCESS;END bhv;2）波形仿真分析D锁存器：3）引脚锁定以及硬件下载引脚锁定： 选择目标器件EP1C3，选实验电路模式5，用键1(PIO0，引脚号为1)控制D；用键2(PIO1，引脚号为2)控制 CLK；输出信号Q接D1(PIO8，引脚号为8)。结果描述： 通过选择键1、2，控制CLK、D输出高低电平，来使灯亮和灭，当CLK在高电平时，会使输入按照D的电平来显示，实现了电平触发的功能。 四、实验内容1和2结果比较触发器对时钟脉冲边沿（上升或下降）敏感，在边沿来临时变化状态；锁存器对时钟脉冲电平（持续时间）敏感，在一持续电平期间都运作。五、实验心得与体会此次实验熟悉Quartus的VHDL文本设计流程全过程，并学会了简单组合电路的设计以及简单时序电路的设计、仿真和测试。从大体上知道了如何去设计硬件，让VHDL语言为我们的需要服务。实验中在元件例化上开始没理解，在多次编译未成功的情况下在助教的帮助下知道了元件例化的具体步骤以及需要特别注意的地方，在解决这个问题后接下来的实验很顺利的进行了，具体一些注意的地方总结如下：1) VHDL文件名要与元件名保持一致，否则编译