EDA实验指导书(学生)_.doc

可编程逻辑器件及EDA技术实验指导书杨益、花海安 编可编程逻辑器件及EDA技术建设课程小组审安徽建筑工业学院电子与信息工程学院可编程逻辑器件及EDA技术实验指导EDA技术实验室实验管理及设备损坏赔偿办法为使实验教学按时按质的正常运作，特制定以下实验管理及设备损坏赔偿办法：1 实验课前须将预习报告交教师检查，无预习报告者不得进入实验室进行本次实验，实验成绩按零分计，且不予补做。2 实验进行前按学号或签到序就位；实验设备仪器等禁止随意搬动，调换应得到实验教师认可后进行。3 计算机主机及显示器不能正常运行，学生应立即报告老师，不得擅自拆机检修，老师根据具体情况做出相应处理。4 实验元器件（芯片）原则上人手一片不许更换，如确系元器件质量问题可交由实验教师确认后更换；如系人为违规操作损坏须按价赔偿。5 实验室内如有耗材（如：键盘、鼠标和芯片等）损坏，应立即向领导汇报。6 学生在上机期间，不得修改计算机设置、删除系统软件，违者，视情节轻重，给予相应处罚（如：重装系统、实验课成绩以零分计和罚款等）。7 实验时间严格按实验大纲指定课时进行，未完成者不得延长时间且本次实验成绩扣去一定分数。8 实验结束，应做好实验台面清理、板凳放置及环境卫生工作，由实验教师确认给出成绩后方可离开。9 实验室窗户、窗帘及其它物品如系人为损坏应按价赔偿。10实验环节、实习环节中，相关任课教师应积极配合实验教师，共同承担实验教学、实验管理工作。可编程逻辑器件及EDA技术实验指导实验二 数字显示电路一、实验目的1 实现十六进制数在数码管闪烁轮换显示。2 实现十六进制数在数码管稳定轮换显示。二、实验原理 用数码管除了可以显示09的阿拉伯数字外，还可以根据具体设计来显示显示一些英语字母。数码管由7段显示输出，利用7个位的组合输出，就可以形成十六进制数的对应显示。图2-1是数码管的7个段，其中表2-1显示常见的数字与7段显示关系。图2-1 7段数码管表2-1常见的数字与7段显示关系段数字abcdefg01111110101100002110110131111001401100115101101161011111711100008111111191111011三、 实验内容 1.设计一个能在数码管轮换闪烁显示的十六进制计数器电路。2.设计一个能在数码管轮换稳定显示的十六进制计数器电路。3.通过仿真或观察波形验证设计电路的正确性。4.锁定引脚并下载验证结果。四、 设计提示 1数字轮换显示电路可以采用状态图的方式设计，对于每一个时钟脉冲，将改变一种态。五、 实验报告要求1.叙述电路工作原理；2.心得体会。附：（参考电路图）2可编程逻辑器件及EDA技术实验指导实验三 计数器电路及设计仿真验证一、实验目的1进一步熟悉SE-5型实验箱和MAX+PLUSII软件。2学会对所设计的电路功能模块进行仿真并学会分析结果。二、实验原理在MAX+PLUSII软件中，对设计者不但提供了多种设计输入方法，而且也能对其输入电路的功能进行仿真，以波形图的形式来表示其仿真输出结果，以便于分析，验证其逻辑设计的正确与否。三、实验内容1利用图形输入法设计一个模的计数器并编译通过，结果下载到实验箱上显示。2MAX+PLUSII软件的波形编辑模块中设定输入波形参数。3运行仿真器，得到结果。四、实验设备微机、SE-5型实验箱。五、实验报告要求1画出所设计的模的计数器的电路图。2简述工作原理，画出仿真结果时序波形图并分析。3写出对MAX+PLUSII软件的仿真部分的使用体会，注意事项。附：（参考电路图）实验四 七人表决器一、实验目的1 初步了解VHDL语言。2 学会用行为描述方式来设计电路。二、实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时，表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用VHDL语言设计七人表决器时，也有多种选择。常见的VHDL语言描述方式有行为描述、寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。三、实验内容1 用VHDL语言设计上述电路。2 下载并验证结果。四、设计提示1 初次接触VHDL语言应注意语言程序的基本结构，数据类型及运算操作符。2 了解变量和信号的区别。3 了解进程内部顺序执行语句及进程外部并行执行语句的区别。五、实验报告要求1 写出七人表决器的VHDL语言设计源程序。2 书写实验报告时要结构合理，层次分明，在分析叙述时注意语言的流畅。 实验五 BCD码加法器一、实验目的1 熟练掌握用VHDL语言的行为描述及构造体描述设计组合电路。2 初步掌握真值表的设计。二、实验原理 BCD码是一种二进制代码表达的十进制数。BCD码与四位二进制代码关系如下表所示，从表中可以看到从09时，BCD码与四位二进制码相同。从1015后，BCD码等于四位二进制加“0110”。这个关系构成了四位二进制码与BCD码的转换关系，同时也是用四位二进制加法器实现BCD码加法的算法基础。设计BCD码加法器首先要将两个BCD码输入到二进制加法器相加，得到的和数是一个二进制数，然后通过下表将四位二进制码转换成BCD码，其中BCD码与四位二进制代码关系如表5-1所示。表5-1 BCD码与四位二进制代码关系 十进制数 BCD码 四位二进制 十六进制数 0 00000 00000 0 1 00001 00001 1 2 00010 00010 2 3 00011 00011 3 4 00100 00100 4 5 00101 00101 5 6 00110 00110 6 7 00111 00111 7 8 01000 01000 8 9 01001 01001 9 10 10000 01010 A 11 10001 01011 B 12 10010 01100 C 13 10011 01101 D 14 10100 01110 E 15 10101 01111 F 16 10110 10000 10 17 10111 10001 11 18 11000 10010 12 19 11001 10011 13 20 00000 10100 14三、实验内容1.用VHDL语言的行为描述方式设计BCD码加法器，并用仿真文件验证设计正确性。2.选做题（提高部分）当两数相加大于19时，输出将显示00，并且会闪动（用64Hz频率控制闪动），另外扬声器会报警。四、设计提示1. 用VHDL语言的构造体描述方式设计时，加“6”校正电路实现真值表的设计。2. 用VHDL语言的行为描述方式设计时，要用条件语言判断两个BCD码数相加后是否大于9，当大于9时，采取加“6”校正。五、实验报告要求1.叙述所设计的BCD码加法器电路工作原理。2.写出用VHDL语言的构造体描述方式设计BCD码加法器的各模块源文件。3.写出用VHDL语言的行为描述方式设计BCD码加法器的源文件。4.心得体会。 实验六 多功能数字钟一、实验任务及要求1.能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。2.能利用实验系统上的按键实现“校时”“校分”功能：(1) 按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后在回00；(2) 按下“SB”键时，计分器迅速递增，并按59分钟循环，计满59分钟后在回00；但不向“时”进位；(3) 按下“SC”键时，秒清零；(4) 要求按下“SA”、“SB”或“SC”均不产生数字跳变(“SA”、“SB”、“SC”按键是有抖动的，必须对其消抖动处理)。3.能利用扬声器做整点报时：(1) 当计时到达5950时开始报时，在5950、52、54、56、58鸣叫，鸣叫声频可为500Hz；(2) 到达5960时为最后一声整点报时，整点报时是频率可定为1KHz。 4.用层次化设计方法设计该电路，用VHDL语言编写各个功能模块。5.时功能、闹时功能用功能仿真的方法验证，可通过观察有关波形确认 电路设计是否正确。6.成电路设计后，用实验系统下载验证。 二、设计说明与提示 系统顶层框图：计数控制 模块 调时 调分 时间显示输出 秒清零报时控制 reset clk 蜂鸣器输出模块电路功能如下：1. 输出显示由秒计数器、分计数器、时计数器组成。2. 对“SA”、“SB”、“SC”按键是进行消抖动处理，1024hz采样；3. 输入时钟为2hz，用于调时间时时间的变化，经过2分频出1hz信号驱动计时电路；4. 前五声讯响功能报时电路由500Hz驱动，整点报时有1024hz驱动。5. 闹时电路模块也需要500Hz或1KHz音频信号以及来自秒计数器、分计数器和时计数器的输出信号作本电路的输入信号。三 、实验报告要求1. 画出顶层原理图。2. 对照数字钟电路框图分析电路工作原理。3. 写出各功能模块的VHDL语言源文件。4. 叙述各模块的工作原理。5. 说明按键消抖电路的工作原理，画出有关波形图。6. 详述闹时电路的工作原理，绘出详细电路或框图，并写出VHDL语言源 文 件，并画出有关波形。7. (选做)考虑如何将闹时设置显示出来，即当选定闹时设置时，数码管将 显示闹时时间。附：（顶层参考电路图）实验七 数字秒表一、 实验任务及要求1. 设计用于体育比赛用的数字秒表，要求(1)计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟脉冲频率应大于100Hz，这里选用1kHz。(2)计时器的最长计时时间为1小时，为此需要一个6位的显示器，显示的最长时间为59分59.99秒。2. 设置有复位和起/停开关(1) 复位开关用来使计时器清零，并作好计时准备。(2)起/停开关的使用方法与传统的机械式计时器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关计时终止。(3)复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程立刻终止，并对计时器清零。3.采用VHDL语言用层次化设计方法设计符合上述功能要求的数字秒表。4.对电路进行功能仿真，通过有关波形确认电路设计是否正确。5.完成电路全部设计后，通过系统实验箱下载验证设计课题的正确性。二、 设计说明与提示数字秒框图：计数电路计时控制器显示电路 时基分频器1m时钟 清零启动/暂停显示位 输出 显示段 输出 图7-1 数字秒表框图1. 计时控制器作用是控制计时。计时控制器的输入信号是启动、暂停和清零。为符合惯例，将启动和暂停功能设置在同一个按键上，按一次是启动，按第二次是暂停，按第三次是继续。所以计时控制器共有2个开关输入信号，即启动/暂停和清除。计时控制器输出信号为计数允许/保持信号和清零信号。2计时电路的作用是计时，其输入信号为1kHz时钟、计数允许/保持和清零信号，输出为10ms、100ms、s和min的计时数据。3 时基分频器是一个10分频器，产生10ms周期的脉冲，用于计时电路时钟信号。4 显示电路为动态扫描电路，用以显示十分位、min、10s、s、100ms和10ms信号。程序设计提示程序设计分为两大模块，control控制模块以及由cdu99和两个cdu90s级联组成的计数模块三、 实验报告要求1. 画出顶层原理图。2. 编写各模块的VHDL语言源文件。3. 叙述电路工作原理，并画出时序波形图。4. 画出消颤电路的原理图，并写出源文件5. 书写实验报告时应结构合理，层次分明，在分析时注意语言的流畅。附：（参考电路图）实验八 频率计一、实验任务及要求1. 设计一个4位十进制频率计，其测量范围为1MHz。量程分10kHz、100kHz、1MHz、10Mhz四档(最大读数分别为9.999kHz、99.99kHz、999.9kHz、9999khz),量程自动转换规则如下：(1) 当读数大于9999时，频率计处于超量程状态，下一次测量时，量程自动增大一档。(2) 当读数小于0999时，频率计处于欠量程状态。下一次测量时，量程自动增大一档。2. 显示方式如下：(1) 采用记忆显示方式，即计数过程中不显示数据，待计数过程结束后，显示计数结果，并将此显示结果保持到下一次计数结束。显示时间应不小于1s。(2) 小数点位置随量程变换自动移位。3. 送入信号应是符合CMOS电路要求的脉冲或正弦波。4. 设计符合上述功能的频率计，并用层次化方法设计该电路。5. 控制器、计数器、锁存器的功能，用功能仿真方法验证，还可通过观察有关波形确认电路设计是否正确。6. 完成电路设计后在实验系统上下载，验证课题的正确性。二、设计说明与提示 频率计测频原理框图如图8-1所示。1 信号说明：clk：时钟信号(1HZ)fin：输入频率信号；最高可测频率为9.999MHZ;clr：清零信号；en：计数使能信号；count：计数输出信号counts：计数输出经锁存的信号led：显示输出，四个十进制数choice：控制量程的信号，00代表10khz档；01代表100khz档；10代表1Mhz档；11代表10Mhz档；load：输出锁存；clk1024：动态扫描模块的扫描频率 计 数 模 块动态扫描模块 fin 控制 模块 clr count en clk led choice 量程转换 模块 counts load clk1024 图8-1 频率计测频原理图2 模块功能：控制模块：每次测量时，用由时基信号产生的闸门信号启动计数器，对输入脉冲信号计数，闸门信号结束即将计数结果送入锁存器，然后计数器清零，准备下一次计数。计数模块：计数器为模9999十进制加法计数器，可由4个模10十进计数器级联而成。并且可由量程选择信号控制模9999计数器的基本频率（比如100khz档的基本频率为10hz，即输入10个脉冲时模9999计数器计1）量程转换模块：1）当读数大于9999时，频率计处于超量程状态，此时显示器发出溢出指示(最高位显示F，其余各位不显示数字)，下一次测量时，量程自动增大一档。2） 当读数小于0999时，频率计处于欠量程状态。下一次测量时，量程自动增大一档。动态扫描模块：1. 带锁存功能。2. 显示电路为四位动态扫描电路，。三、实验报告要求1. 画出顶层原理图。2. 对照频率计波形图分析电路工作原理。3. 写出各功能模块的VHDL语言源文件。4. 叙述各模块的工作原理。5. 祥述控制器的工作原理，绘出完整的电路或写出VHDL源文件。6. 书写实验报告时应结构合理，层次分明，在分析时注意语言的流畅。附：（参考电路图）实验九 交通灯控制器一、实验任务及要求1. 能显示十字路口东西、南北两个方向的红、黄、绿的指示状态用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯。变化规律为：东西绿灯，南北红灯东西黄灯，南北红灯东西红灯，南北绿灯东西红灯，南北黄灯-东西绿灯，南北红灯依次循环。2. 能实现正常的到计时功能用两组数码管作为东西和南北方向的允许或通行时间的到计时显示，显示时间为红灯45秒、绿灯40秒、黄灯5秒。3. 能实现紧急状态处理的功能(1) 出现紧急状态（例如消防车，警车执行特殊任务时要优先通行）时，两路上所有车禁止通行，红灯全亮；(2) 显示到计时的两组数码管闪烁；(3) 计数器停止计数并保持在原来的状态；(4) 特殊状态解除后能返回原来状态继续运行。4. 能实现系统复位功能系统复位后，东西绿灯，南北红灯，东西计时器显示40秒，南北显示45秒。5. 用VHDL语言设计符合上述功能要求的交通灯控制器，并用层次化设计方法设计该电路。6. 控制器、置数器的功能用功能仿真的方法验证，可通过有关波形确认电路设计是否正确。7. 完成电路全部设计后，通过系统实验箱下载验证设计课题的正确性。二、设计说明与提示 交通灯控制器框图如图9-1所示。输出显示模块 r1,g1,y1 控制模块 state led1 reset sub1,sub2 urgen set1,set2 r2,g2,y2 clk led2 图91 交通灯控制器电路框图1信号说明：reset：系统复位；clk：计时和闪烁频率；urgen：紧急情况信号，高