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附带：一问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？l 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。l 信号赋值符号为“qqqq=d；l END CASE；l 答案：CASE语句缺“WHEN OTHERS”语句。2. 已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段：l LIBRARY IEEE；l USE IEEE.STD_LOGIC_1164.ALL；l ENTITY add ISl PORT（data_in1, data_in2：IN INTEGER；l data_out：OUT INTEGER）；l END add； l ARCHTECTURE add_arch OF add ISl CONSTANT a:INTEGER=2；l BEGINl data_out=( data_in1+ data_in2) * a；l END addsub_arch；答案：常量声明时赋初值的“=”符号应改用“:=”符号。3. 已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：l ARCHITECTURE test_arch OF test ISl BEGINl SIGNAL B：STD_LOGIC；l QQQ=0；l END CASE；l END archtest；答案：CASE语句应该存在于进程PROCESS内。三程序设计14位二进制并行加法器的源程序ADDER4B.VHDLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY ADDER4B IS -4位二进制并行加法器 PORT(CIN：IN STD_LOGIC； -低位进位 A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； -4位加数 B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； -4位被加数 S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； -4位和 CONT： OUT STD_LOGIC)； END ADDER4B；ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=0& A； -将4位加数矢量扩为5位，为进位提供空间 BB=0& B； -将4位被加数矢量扩为5位，为进位提供空间 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONTCIN，A=A(3 DOWNTO 0)，B=B(3 DOWNTO0)， S=S(3 DOWNTO 0)，COUT=CARRY_OUT)；U2：ADDER4B -例化(安装)一个4位二进制加法器U2 PORT MAP(CIN=CARRY_OUT，A=A(7 DOWNTO 4)，B=B(7 DOWNTO 4)， S=S (7 DOWNTO 4)；CONT=CONT)；END ART；3.触发器和缓冲器D触发器：Process(clk) begin if(clkevent and clk=1) then q = d; end if;end process; 缓冲器：Process(clk)begin if(clk=1) then q = d; end if;end process; T触发器：Process(clk)begin if(clkevent and clk=1) then if(t = 1) then q = not(q); else q = q; end if; end if;end process; 4.16位锁存器的源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY REG16B IS -16位锁存器 PORT (CLK：IN STD_LOGIC； -锁存信号 CLR：IN STD_LOGIC； -清零信号 D：IN STD_LOGIC_VECTOR (8 DOWNTO 0) -8位数据输入 Q：OUT STD_LOGIC_VECTOR(15 DOWNTO 0)；-16位数据输出END REG16B；ARCHITECTURE ART OF REG16B IS SIGNAL R16S：STD_LOGIC_VECTOR(15 DOWNTO 0)； -16位寄存器设置BEGINPROCESS (CLK，CLR) BEGIN IF CLR = 1 THEN R16S= 0000000000000000；-异步复位信号 ELSIF CLKEVENT AND CLK = 1 THEN-时钟到来时，锁存输入值 R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1)；-右移低8位 R16S(15 DOWNTO 7)=D； -将输入锁到高能位 END IF； END PROCESS； Q=R16S；END ART；58位右移寄存器的源程序SREG8B.VHDLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL； -8位右移寄存器ENTITY SREG8B IS PORT (CLK：IN STD_LOGIC； LOAD ：IN STD _LOGIC； BIN：IN STD_LOGIC_VECTOR(7DOWNTO 0)； QB：OUT STD_LOGIC )；END SREG8B；ARCHITECTURE ART OF SREG8B IS SIGNAL REG8B：STD_LOGIC_VECTOR(7 DOWNTO 0)； BEGIN PROCESS (CLK，LOAD) BEGIN IF CLKEVENT AND CLK= 1 THEN IF LOAD = 1 THEN REG8=DIN； -装载新数据 ELSE REG8(6 DOWNTO0)=REG8(7 DOWNTO 1)；-数据右移 END IF； END IF； END PROCESS； QB= REG8 (0)； -输出最低位END ART；68位乘法器的源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL； -8位乘法器顶层设计ENTITY MULTI8X8 IS PORT(CLK：IN STD_LOGIC； START：IN STD_LOGIC；-乘法启动信号，高电平复位与加载，低电平运算 A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； -8位被乘数 B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； -8位乘数 ARIEND：OUT STD_LOGIC； -乘法运算结束标志位 DOUT：OUT STD_LOGIC_VECTOR(15 DOWNTO 0)；-16位乘积输出END MULTI8X8；ARCHITECTURE ART OF MULTI8X8 IS COMPONENT ARICTL -待调用的乘法控制器端口定义 PORT(CLK：IN STD_LOGIC；START：IN STD_LOGIC； CLKOUT：OUT STD_LOGIC；RSTALL：OUT STD_LOGIC； ARIEND：OUT STD_LOGIC)；END COMPONENT；COMPONENT ANDARITH -待调用的控制与门端口定义 PORT(ABIN：IN STD_LOGIC； DIN：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； DOUT：OUT_STD_LOGIC_VECTOR( 7 DOWNTO 0) )；END COMPONENT；COMPONENT ADDER8B -待调用的8位加法器端口定义COMPONENT SREG8B -待调用的8位右移寄存器端口定义 COMPONENT REG16B -待调用的16右移寄存器端口定义 SIGNAL GNDINT：STD_LOGIC；SIGNAL INTCLK：STD_LOGIC；SIGNAL RSTALL：STD_LOGIC；SIGNAL QB：STD_LOGIC；SIGNAL ANDSD：STD_LOGIC_VECTOR(7 DOWNTO 0)；SIGNAL DTBIN：STD_LOGIC_VECTOR(8 DOWNTO 0)；SIGNAL DTBOUT：STD_LOGIC_VECTOR(15 DOWNTO 0)；BEGINDOUT=DTBOUT；GNDINTCLK， START=START， CLKOUT=INTCLK， RSTALL=RSTALL， ARIEND=ARIEND)； U2：SREG8B PORT MAP(CLK=INTCLK， LOAD=RSTALL. DIN=B， QB=QB)；U3：ANDARITH PORT MAP(ABIN=QB，DIN=A，DOUT=ANDSD)；U4：ADDER8B PORT MAP(CIN=GNDINT，A=DTBOUT(15 DOWNTO 8)， B=ANDSD， S=DTBIN(7 DOWNTO 0)，COUT =DTBIN(8)；U5：REG16B PORT MAP(CLK =INTCLK，CLR=RSTALL， D=DTBIN， Q=DTBOUT)；END ART；7有时钟使能的十进制计数器的源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL； -有时钟使能的十进制计数器ENTITY CNT10 ISPORT (CLK：IN STD_LOGIC； -计数时钟信号 CLR：IN STD_LOGIC； -清零信号 END：IN STD_LOGIC； -计数使能信号 CQ：OUT INTEGER RANGE 0 TO 15；-4位计数结果输出 CARRY_OUT：OUT STD_LOGIC)； -计数进位 END CNT10；ARCHITECTURE ART OF CNT10 IS SIGNAL CQI ：INTEGER RANGE 0 TO 15；BEGIN PROCESS(CLK，CLR，ENA) BEGIN IF CLR= 1 THEN CQI= 0； -计数器异步清零 ELSIF CLKEVENT AND CLK= 1 THEN IF ENA= 1 THEN IF CQI9 THEN CQI=CQI+1； ELSE CQI=0；END IF； -等于9，则计数器清零 END IF； END IF； END PROCESS； PROCESS (CQI) BEGIN IF CQI=9 THEN CARRY_OUT= 1； -进位输出 ELSE CARRY_OUT= 0；END IF； END PROCESS； CQ=CQI；END ART；8) 六进制计数器的源程序CNT6.VHD(十进制计数器的源程序CNT10.VHD与此类似)LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT6 ISPORT (CLK：IN STD_LOGIC； CLR：IN STD_LOGIC； ENA： IN STD_LOGIC； CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CARRY_OUT： OUT STD_LOGIC )；END CNT6；ARCHITECTURE ART OF CNT6 ISSIGNAL CQI：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINPROCESS(CLK，CLR，ENA)BEGIN IF CLR=1 THEN CQI=0000； ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=“0101” THEN CQI=“0000”； ELSE CQI=CQI+1；END IF； END IF； END IF； END PROCESS； PROCESS(CQI) BEGIN IF CQI=“0000” THEN CARRY_OUT=1； ELSE CARRY_OUT=0；END IF； END PROCESS； CQ=CQI；END ART；9十进制计数器LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count10 ISPORT(clk: IN STD_LOGIC; seg: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END count10;ARCHITECTURE a1 OF count10 ISsignal sec: STD_LOGIC;signal q : STD_LOGIC_VECTOR(21 DOWNTO 0);signal num: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINprocess(clk) -get 1 hz clock pulsebeginif clkevent and clk=1 then q=q+1; end if;sec=q(21); -get 1 hz clock pulseend process;timing: process(sec) beginif secevent and sec=1 then if num9 then num=num+1; else num=0000; end if;end if;end process;B1: block -bcd-7segsBegin -gfedcba seg= 0111111 when num=0 else 0000110 when num=1 else 1011011 when num=2 else 1001111 when num=3 else 1100110 when num=4 else 1101101 when num=5 else 1111101 when num=6 else 0000111 when num=7 else 1111111 when num=8 else 1101111 when num=9 else 0000000;end block;END a1;104MHz到1Hz的分频器LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count ISPORT( clk: in STD_LOGIC; q: out STD_LOGIC;END count;ARCHITECTURE a OF count ISsignal tmp: STD_LOGIC_vector(21 downto 0);Beginprocess(clk) beginif clkevent and clk=1 then tmp=tmp+1;end if;end process;q=tmp(21);END a;11与门ENTITY shili2 is port ( input1 : in std_logic; inptu2 : in std_logic; output1 : out std_logic );end entity;architecture one of shili2 is begin output1=input1 and input2; end entity;12.四输入与门电路library ieee;use ieee.std_logic_1164.all;entity and4 is port(a,b,c,d:in std_logic; y:out std_logic;end and4; architecture and4_1 of and4 is begin yyyyyyyyyyyyyyyyyy=x;end case;end process;end nand4_2;13四位全加器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity add isport(a,b:in std_logic_vector(3 downto 0);cin:in std_logic;s:out std_logic_vector(3 downto 0);cout:out std_logic);end add;architecture beh of add isbeginprocess(a,b,cin)ariable x:std_logic_vector(3 downto 0);variable m,n,l:integer; begin m:=conv_integer(a); n:=conv_integer(b); l:=m+n+conv_integer(cin); x:=conv_std_logic_vector(l,4); s=x(3 downto 0); cout=x(3); end process;end beh;14N位移位寄存器：page70158位通用寄存器：page13716串入串出移位寄存器：page1381710位计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK ,clr : IN STD_LOGIC ;CQ : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 );END ENTITY CNT10;ARCHITECTURE ONE OF CNT10 ISBEGINPROCESS ( CLK , clr )VARIABLE LCQ : STD_LOGIC_VECTOR ( 3 DOWNTO 0 );BEGINIF RST = 1 THEN LCQ := “0000”;ELSIF CLKEVENT AND CLK = 1 THENIF LCQ 9 THEN LCQ := LCQ + 1;ELSE LCQ := “0000” ; END IF; END IF;CQ = LCQ ;END PROCESS;END ARCHITECTURE ONE;18八位串行二进制全加器use ieee.std_logic_1164.all;entity product_adder_subtracter is port( a,b:in std_logic_vector(7 downto 0); s:out std_logic_vector(8 downto 0);end;architecture behavioral of product_adder_subtracter is begin behavior:process(a,b) is variable carry_in:std_logic; variable carry_out:std_logic; variable op2:std_logic_vector(brange); begin op2:=b; end if; for index in 0 to 7 loop carry_in:=carry_out; s(index)=a(index) xor op2(index)xor carry_in ; carry_out:=(a(index)and op2(index) or(carry_in and (a(index) xor op2(index); end loop; s(8)=a(7) xor op2(7) xor carry_out; end process;end;EDA知识要点：1、 目前流行的HDL语言有那些？；2、 什么是ASIC。3、 VHDL是由什么机构制定并公布的。4、 VHDL的两大类基本描述语句是什么。 5、 MAX+PLUS平台上，原理图、仿真波形文件、VHDL文件的扩展名 是什么？6、 结构体常见的功能语句有那些？7、 子程序分为那两类，其结构为什么。8、 信号与变量的赋值有何区别？。9、 可编程器件分为哪些类？10、 VHDL中常见的库有那些？。11、 不完整的条件语句与完整的条件语句生成的电路有何区别12、 VHDL的标识符由什么构成。13、 VHDL中预定义数据类型有那些？。14、 CASE语句使用当中的注意事项。15、 目前国际上较大的PLD器件制造公司有那几家公司。16、 VHDL数据对象有什么17、 赋值语句分哪些类，分别写出一句赋值语句。18、 实现时序电路和逻辑组合电路分别用什么语句实现，分别写出他们的一般表式。19、 简述元件例化语句组成及语句格式。20、 数据对象有哪些种，分别写出定义这些数据对象的一般表述格式。21、 简述进程语句的使用要点？22、 写出VHDL常用的顺序语句的名称。23、 简述V