eda各种触发器设计.doc

上升沿触发的D触发器有一个数据输入端D，时钟输入端CLK，数据输出端Q，表1是它的真值表。表1 D触发器真值表数据输入D时钟输入CLK数据输出QX0不变X1不变0上升沿01上升沿1library ieee;use ieee.std_logic_1164.All;entity dailin isport(clk,d:in std_logic; q:out std_logic);end;architecture bhv of dailin issignal qq:std_logic;beginprocess(clk)beginif clkevent and clk=1 then qq=d;end if;end process;q=qq;end;JK触发器的种类很多，可以从不同的真值表，写出不同的JK触发器的设计程序。在此设计一个通用的JK触发器，表2是它的真值表。表2 JK触发器真值表输入端输出端PSETCLRCLKJKQ/Q01XXX1010XXX0100XXXXX11上升沿010111上升沿11翻转翻转11上升沿00不变不变11上升沿1010library ieee;use ieee.std_logic_1164.all; entity dai is port(j,k,clk:in std_logic; q,qn:out std_logic); end dai; architecture behav of dai is signal q_temp:in std_logic; signal jk:std_logic_vector(1 downto 0); begin jkq_tempq_tempq_tempq_tempq_temp=null; end case; q=q_temp; qn=not q_temp; end if; end process; end behav;在D触发器和JK触发器的基础上设计其他类型的触发器，如T触发器，带异步复位、置位的D触发器。T触发器的条件为：T=1时，q=not q，在时钟上升沿赋值。 T=0时，qq_tempq_tempq_temp=null; end case; q=q_temp; qn=not q_temp; end if; end process; end behav;带异步复位/置位的D触发器真值表如表3所示。CLRPSETDCLKQ0XXX010XX1110上升沿0111上升沿111X0不变11X1不变library ieee;use ieee.std_logic_1164.All;entity dai isport(clc,pset,clk,d:in std_logic; q:out std_logic);end;architecture bhv of dai issignal qq:std_logic;beginprocess(clc,pset,clk)beginif clc=0 then qq=0;elsif pset=0then qq=1;elsif clkevent a