基于quartus-ii11.0的modelsim仿真.doc

Quartus自从9.0版本以后就没有自带仿真工具。需要进行仿真要另外安装仿真工具。下面就以altera-modelsim6.6d 版本介绍一个简单的VHDL语言编写的程序的仿真步骤。Quartus工具为11.0版本。1）.新建一个工程。以与非门为例。打开quartus11.0工具栏的file-new-New Quartus II Project.点击OK。点Next创建工程文件夹，如andnotgate。输入工程名称。点Next先别管它，点Next选择芯片型号，因为是只是仿真，可以随便选。或者默认。点Next.选择仿真工具，这里选择ModelSim-Altera.点Next.点Finish。新建了一个工程。2）.向新建工程添加VHDL源文件File-new-VHDL File-OK编写源程序：library ieee;use ieee.std_logic_1164.all;entity andnotgate isport(a,b:in std_logic; c:out std_logic );end entity andnotgate;architecture rt1 of andnotgate isbegin csave as保存。编译源文件：点击Start compilation编译成功。3）.利用modelsim进行波形仿真要进行仿真必须先创建一个testbench的仿真激励文件。testbench文件的编写可以利用软件提供的模板进行修改。生成testbench模板processing-start-start test bench template writer-OK打开新生成的testbench模板。在新建工程里的simulation-modelsim里的后缀为.vht的文件。修改testbench文件，主要工作是加入要输入的信号以及输出的时间。生成的模板为LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY andnotgate_vhd_tst ISEND andnotgate_vhd_tst;ARCHITECTURE andnotgate_arch OF andnotgate_vhd_tst IS- constants - signals SIGNAL a : STD_LOGIC;SIGNAL b : STD_LOGIC;SIGNAL c : STD_LOGIC;COMPONENT andnotgatePORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;BEGINi1 : andnotgatePORT MAP (- list connections between master ports and signalsa = a,b = b,c = c);init : PROCESS - variable declarations BEGIN - code that executes only once WAIT; END PROCESS init; always : PROCESS - optional sensitivity list - ( ) - variable declarations BEGIN - code executes for every event on sensitivity list WAIT; END PROCESS always; END andnotgate_arch;修改后LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY andnotgate_vhd_tst ISEND andnotgate_vhd_tst;ARCHITECTURE andnotgate_arch OF andnotgate_vhd_tst IS- constants constant clk_period: time := 40 ns; -定义一个时间常数。 - signals SIGNAL a : STD_LOGIC;SIGNAL b : STD_LOGIC;SIGNAL c : STD_LOGIC;COMPONENT andnotgatePORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;BEGINi1 : andnotgatePORT MAP (- list connections between master ports and signalsa = a,b = b,c = c);init : PROCESS - variable declarations BEGIN -给变量a、b输入信号。 - code that executes only once a=0;-20ns a输出为0.b=0;-20ns b输出为0.c=1,输出正确wait for clk_period/2;a=1;-20ns a输出为1b=1;-20ns b输出为1,c=0，输出正确wait for clk_period/2;a=1;bsettings-simulation-compile test bench-Test Benches按照上述输入test bench name,这里为andnotgate.在第二项输入testbench文件里的实体名，这里为andnotgate_vhd_tst在第三项输入testbench文件里的实例名，这里为andnotgate.在File name 一栏，选择生成的testbench模板。点击Add。全部OK3）.查看仿真波形Tools-run eda simulat