抗软失效的新型时序电路单元设计毕业论文.docx

本科生毕业论文题目：抗软失效的新型时序电路单元设计Novel Soft Error Robust Latches and Flip-flops北京大学本科毕业论文导师评阅表学生姓名学生学号论文成绩学院（系）信息科学技术学院学生所在专业微电子系导师姓名导师单位/所在研究所微电子系MPW实验室导师职称副教授论文题目（中、英文）抗软失效的新型时序电路单元设计Novel Soft Error Robust Latches and Flip-flops导师评语（包含对论文的性质、难度、分量、综合训练等是否符合培养目标的目的等评价） 导师签名： 年 月 日北京大学信息科学技术学院学士论文 王子一摘要随着半导体工艺的进步，器件的特征尺寸逐渐减小。在深亚微米和纳米技术时代，电路的可靠性正逐步成为电路设计者和研究人员主要关注的问题。工艺尺寸的减少导致集成电路对宇宙射线和放射性元素产生的粒子更加敏感。当电路中的敏感节点受到粒子撞击时，可能会产生瞬时电压电流的变化。这种非永久性电路状态的破坏，称为软失效（Soft Error）。当粒子撞击时序电路中的存储单元时，会导致存储状态发生翻转，并逐级传递下去，影响时序逻辑电路正常功能的实现。设计较低软失效率的时序电路单元对集成电路的发展具有重要意义。本文分析了软失效的产生原理，并研究了目前主流的几种不同抗软失效电路的作用机制。针对应用广泛的Quatro-8T抗软失效电路中存在的翻转问题进行了改进，进一步提高了电路的可靠性，使得电路的抗软失效能力得到加强。同时，基于40nm工艺，对改进后电路单元构成的锁存器和触发器进行了仿真，实现正确的时序逻辑功能。关键词：软失效，抗软失效电路，Quatro-8T电路单元，触发器，电路可靠性AbstractAs we enter the era of nanotechnology, reliability issues of circuits become one of the major concerns for circuit designers and researchers. With continuous scaling of CMOS technology, the circuits are becoming more and more vulnerable to radiation and cosmic rays. When a particle strikes a sensitive node in circuit, a transient fault may appear as an electrical pulse. This non-permanent fault is called soft error.When a particle strikes a node inside a latch or flip-flop, the stored value of the latch may be flipped based on the amount of deposited charge by the particle. As a result, the fault would propagate through the combinational path and be captured by the next sequential circuit as a faulty value. Hence, the design of soft error robust circuit has become significant to the development of integrated circuits.This paper analyzes the theory of soft error, and studies different soft error robust circuits. A novel circuit based on Quatro-8T is proposed to improve the reliability and decrease soft error rate. HSPICE simulation results based on 40-nm technology reveal that the novel latch and flip-flop work correctly.Key words: soft error, soft error robust circuit, Quatro-8T cell, flip-flops, circuit reliability 33第一章 绪论随着科学技术的日益进步，半导体工艺的特征尺寸在逐渐减小。于此同时，大规模集成电路也在许多高科技领域得到了广泛的应用，对集成电路的可靠性提出了更高的要求。软失效的研究是提高电路可靠性的一个重要方面。软失效（Soft Error），是指集成电路由于粒子辐射等原因造成的电路存储信息发生随机翻转的现象。软失效虽然不会直接造成集成电路的永久不可恢复损伤，但它会严重影响电路的正常运行并造成存储数据的改变。有研究指出，集成电路中软失效发生的概率可以达到栅击穿等故障发生概率的5000倍以上1。人们很早就认识到宇宙射线和太阳风粒子会导致轨道上航天器的电子设备发生软失效。1978 年，Intel 公司的研究人员在DRAM中首先观察到了地面环境下粒子引发的失效2。1979年，Ziegler 首次阐述了地面环境宇宙射线引发软错误的机理3。随着工艺技术的进步，由于电源电压降低、阈值电压减小，节点电容变低，噪声容限变窄、时钟速度和集成度大大提高等原因，深亚微米和纳米集成电路对软失效愈发敏感。在最近几年的微电子领域研究中，将软失效问题列为集成电路的可靠性所面临的最主要挑战之一。对于军事和宇航等前沿科学领域应用的高可靠器件,对软失效的防护也是必须考虑的问题。例如对于纳米级的CMOS数字集成电路,海平面环境的中子背景辐射已经足以造成软失效的产生。因此,对数字集成电路的软失效问题展开研究，研究新型抗软失效的集成电路单元,对于我国集成电路产业的发展以及国防装备自主制造的水平的提升具有重大的理论和现实意义。最早的抗软失效电路研究开始于SRAM，错误检查和纠正技术（Error-Correcting Code,简称ECC）可以在SRAM大规模存储阵列结构中有效的防止软失效的发生4。但是ECC应用范围有限，无法有效防止锁存器和触发器等时序单元出现的软失效问题18。三重模块冗余技术（Triple Modular Redundancy，简称TMR）利用3个完全的存储单元和一个选择器可以防止电路输出受到软失效的影响，但是过大的面积和功耗开销使其并不具备太大的实际应用价值5。基于C-element输出结构的低开销抗软失效电路（Low Cost Soft Error Hardened，简称LSEH）利用高阻态有效的防止软失效和对后级电路的影响，但并不能从根本上消除软失效6。两种硬化设计（Harden By Design，简称HBD）的抗软失效的存储单元DICE（Dual Inter-locked Cell）和Quatro-8T利用多余的存储节点和反馈机制防止软失效的发生，可以从真正意义上消除软失效的影响7,8。同时还有根据施密特触发器增大噪声容限特性构成的抗软失效电路9。本文基于Quatro-8T存储单元，对其存在的无法抗0-1软失效问题进行修改，提出改进的新型存储单元，提高了电路的抗软失效能力和可靠性，并用改进单元构建多种类型的锁存器和触发器，完成正确的时序逻辑功能验证和比较。本文文章结构安排如下：第二章阐述软失效原理；第三章介绍已有的抗软失效电路；第四章提出自己的改进电路、构建触发器以及仿真结果；最后是全文总结。第二章 理论介绍2.1 软失效原理软失效（Soft Error），是指集成电路由于粒子辐射等原因造成的电路存储信息发生随机翻转的现象。在本节中，我们将介绍软失效的来源以及在电路中产生软失效的物理机制。2.1.1 软失效粒子辐射来源集成电路中软失效的产生主要是受粒子辐射的影响。其中粒子的来源主要可分为以下两类。首先，在芯片的加工过程中，晶圆本身以及封装材料、压焊材料等均可能受到微量放射性物质的污染。这些放射性污染物主要包括铀238、钍232以及钚 210，它们在衰变的过程中会释放出能量为几个 MeV 的粒子10,11。通过提纯材料可以部分解决粒子所造成的软失效问题。粒子辐射的另一个重要来源是宇宙射线12。宇宙射线指的是来自外太空的高能粒子辐射，它主要包括：原始宇宙射线（主要指来自银河系中心的高能粒子辐射）、太阳宇宙射线（来自于太阳风的粒子辐射）、二次宇宙射线（原始宇宙射线与地球大气层作用所产生的二次粒子）以及地面宇宙射线（最终抵达地面的粒子）。2.1.2 软失效的产生机理根据软失效粒子辐射来源可知，研究集成电路软失效的产生机理主要考虑质子、中子和粒子三种粒子即可。在太空轨道上，主要是质子和粒子起作用；在地面则是中子和粒子起作用。芯片本身所含的微量放射性同位素会释放粒子。当粒子击中处于敏感状态(处于关断状态)的晶体管漏区的时候，由于粒子的电离效应，沿入射通路产生大量的电子和空穴对。如图2-1所示，以反相器中的NMOS晶体管为例，当处于关断状态时栅极输入为低电平，漏极为高电平，衬底处于低电平，漏极和衬底之间的电场会将空穴作用衬底，电子被吸引到漏极，从而沿着入射通路产生一个由漏极流向衬底的电流脉冲。从而，这个暂态的电流脉冲会在晶体管的输出端V1产生可在电路中传播的电压脉冲，可能导致软失效的产生8。图2-1 反相器中关断NMOS受到软失效影响宇宙射线中居于主导地位的成分是质子和中子，在轨道环境下以质子为主，在地面环境下以中子为主。质子和中子引发软错误的机制与粒子不同，它们的电离作用很弱，但是它们会与硅原子核发生非弹性碰撞，硅原子核会裂变成其它原子核并释放出粒子。碰撞产生的粒子的电离效应很强，可以引发电路发生软失效13。2.2 软失效对电路的影响2.2.1 软失效对组合逻辑电路影响和消除方法软失效会在电路中产生一个电压脉冲，如果发生在组合逻辑电路中，这些瞬态脉冲并不会对电路的稳态功能产生影响。组合逻辑电路进过短暂的干扰之后，节点电压会回复到正常的逻辑值，这种发生在组合逻辑电路中的软失效成为单粒子瞬时现象（Single Event Transient，简称SET）。但是SET会沿着组合逻辑电路路径传递下去，如果传输到下级电路中的时序单元，会产生一个错误的逻辑值，影响时序电路功能。为了消除组合逻辑电路中软失效对下级电路的影响，如图2-2所示的电路结构被提出5。图2-2 SET消除电路（SET Filtering Circuit）图2-2所示的电路结构由1个延迟单元和2输入1输出的MOS电路（C-element电路）构成。当组合逻辑电路不受到软失效影响时，2个输入的值是相同，此时C-element电路相当于一个反相器，输出组合逻辑电路节点的相反值。当组合逻辑电路受到软失效影响产生SET时，组合逻辑电路的值经过延迟单元的作用后，使C-element的2个输入的值在电路受到SET影响的时间内不同，那么C-element输出在这段时间处于高阻态，保持之前的值不变，直至SET消失，从而使电路输出处于正确的逻辑值，消除传递SET的影响，保证下一级时序逻辑电路的正常工作。2.2.2 软失效对时序逻辑电路和存储器的影响如果辐射粒子撞击锁存器或者触发器等时序单元，或者组合逻辑电路传来的SET瞬时脉冲被时序单元锁存，那么可能会导致存储信息发生错误，这种软失效称为单粒子翻转现象（Single Event Upset，简称SEU）。同理软失效也会发生在存储器中，导致存储信息异常，如果大规模存储阵列中多数单元发生错误，将给电路带来巨大影响5,16。同时，由于工艺进步，电源电压和节点电容减小，根据公式Q=CV，则节点所能存储电荷数目也相应较少。那么在存储单元中使存储节点发生翻转所需的临界电荷也减少，SEU的发生几率也大大增加17。传统时序电路单元触发器、锁存器以及6管SRAM中的存储单元主要是2个耦合的反相器构成的双稳态电路，如图2-3所示。由于2个反相器之间构成了正反馈电路，如果其中一个节点例如V0受到软失效影响从0变化到1，那么会使V1发生从1到0的变化，正反馈的电路机制会将状态的变化一直保持下去，从而改变存储单元的信息，在时序电路和存储器中发生错误。图2-3 双稳态存储单元的软失效影响2.3 本章小结本章介绍了本文研究的理论知识，介绍了软失效产生来源和物理机制，分析了软失效对组合逻辑电路、时序逻辑电路以及存储器的影响。事实上，在深亚微米和纳米技术时代，软失效已经是电路设计中必须考虑的问题。传统的电路已经不能完全满足电路对于抗软失效的要求，新型的抗软失效电路的研究越来越显得必不可少。第三章 抗软失效电路简介 本章将介绍已有的时序逻辑电路和存储器中的抗软失效电路，分析这些电路的工作原理和抗软失效的机制，分析这些电路的优缺点。抗软失效电路的主要思想包括：（1）利用多余的冗余存储单元存储信息，使得其中一个单元受到软失效的影响不会改变电路的输出。例如三重模块冗余技术。（2）利用2个相同存储单元和输出控制电路，使得受到软失效影响时输出可以保持在高阻态，从而避免软失效的影响。例如广泛应用的C-element输出级电路单元。（3）利用施密特触发器增大噪声容限的特点，降低初始输入的软失效电路，使软失效电压位于2个阈值电压之间，消除软失效。（4）改变电路中存储单元的结构，在存储单元中增加冗余存储节点，利用反馈机制防止软失效的发生。例如DICE结构和Quatro-8T结构。以下将分别详细介绍这些电路结构。3.1 三重模块冗余技术（TMR）电路三重模块冗余技术（TMR）是最简单也是被广泛应用的一个SEU消除电路结构，其利用3个锁存器和一个选择器构成，如图3-1所示5。图3-1 TMR锁存器根据图3-1所示，在锁存器的保持阶段，电路输出：OUT=AB+AC+BC在电路没有受到软失效的影响时，A=B=C，所以电路的输出可以简化成OUT=A=B=C，电路输出保持正常。假设3个存储单元中的一个受到软失效的作用，是在锁存器保持阶段存储的值发生了翻转（假设是C），那么A=B=C，那么AC=BC=0且AB=A=B，所以锁存器的输出OUT=A=B，并没有受到软失效的影响，可以保证锁存器输出值的正确性。但是TMR电路存在一定的局限性，首先TMR电路只能防止3个存储单元中的一个发生软失效的情况，如果3个单元中的2个或者更多发生状态的翻转，那么TMR电路无法有效的起到抗软失效的作用。其次TMR电路虽然在过去应用广泛，但是其过大的面积开销和功耗损失导致在现阶段的应用价值大为降低。3.2 基于C-element的抗软失效电路基于C-element的抗软失效电路是目前应用比较广泛的电路，其根本思想在于利用输出的高阻状态，使在软失效发生期间电路的输出值不变，从而防止软失效对电路的影响。利用C-element构成的抗软失效锁存器如图3-2所示6,15。其中C-element的电路结构已经在第二章的SET消除电路中有过介绍（图2-2）。图3-2 基于C-element的锁存器电路处于正常工作状态，当CLK=1时，传输门TG1、TG2、TG3均处于导通的状态，反相器I2和I4处于断开的状态，同时在输出电路中M3和M4均处于断开状态，所以中间节点d1b和d2b不会传导到Q，此时D通过TG2传到Q，锁存器处于透明状态。当CLK=0时，传输门TG1、TG2、TG3均处于关断的状态，I2和I4导通，此时I1和I2构成双稳态电路，同时I3和I4也构成双稳态电路。内部节点d1b、d2b分别受I1、I2和I3、I4维持，同时M3和M4分别处于导通的状态。在没有受到干扰的情况下d1b=d2b，输出电路可以看出一个反相器，从而在锁存器的保持阶段输出存储单元中的值。当CLK=0时，假设电路中的d1节点受到软失效的影响，可能有2中情况。（1）Q=1，因此d1b=d2b=0，d1=d2=1，此时M1和M2处于导通的状态，M5和M6处于关断的状态；（2）Q=0，因此d1b=d2b=1，d1=d2=0，此时M1和M2处于关断状态，M5和M6处于导通的状态。第一种情况下，d1b由于d1受到软失效影响发生从0到1的翻转，M1从导通变为关断状态，M5导通，这样从Q到VDD的原有通路被关断，使Q处于高阻态，不考虑节点电容的充放电，那么输出Q的值将保持原来的值不变。第二种情况下，d1b发生从1到0的翻转，M1变为导通状态，M5为关断状态，从Q到GND的通路被关断，输出Q处于高阻态，同样可以有效的防止软失效对输出的影响。但是我们要注意到，如果软失效产生于Q点，会在Q点产生一个脉冲，其中脉冲高度和脉冲时间取决于粒子撞击产生电荷量的多少。同理如果粒子撞击n1-n4，那么也会在输出Q产生一个脉冲，使得输出受到影响。图3-3 由C-element构成抗SET和SEU锁存器根据这节的讨论以及第二章关于SET的介绍，我们可以用C-element同时构成抗SET和SEU的锁存器，从而实现更好的抗软失效功能，如图3-3所示5。当CLK=1时，锁存器处于透明状态，如果输入信号中本身包括了软失效引起的电压脉冲，那么经过C-element作用可以消除SET。同理当CLK=0时，在锁存器的保持阶段，同样可以防止SEU，使输出处于一个正确的逻辑值。3.3 施密特触发器构成的抗软失效电路施密特触发器有2个重要的特效。（1）对于一个变化很慢的输入波形，在输出段有一个快速翻转的响应。（2）施密特触发器的电压传输特性表明对正向和负向的输入信号有不同的开关阈值。由低到高和由高到低翻转的开关阈值不尽相同。如图3-4所示，施密特触发器可以把包含噪声的输入信号变为一个“干净”的输出信号14。图3-4，施密特触发器的电压传输特性如图3-4电路所示，施密特触发器的工作原理为：假设输入最初为0，输出也为0。反馈环路使PMOS管M4偏置在导通状态，而M3关断，输入信号等效连到一个反相器上。该反相器以2个并联的PMOS管M2和M4作为上拉网络，以NMOS管M1作为下拉网络，这一反相器的等效晶体管比率为K1/(K2+K4)，提高了开关的阈值电压。反相器一旦切换，反馈环就关断M4并使M3导通。加速翻转并产生一个斜率很陡的输出信号。由高到低的翻转情况也类似，可以降低开关阈值。以产生从0到1的软失效为例，由施密特触发器构成抗软失效电路的基本思想是：先经过一级电压降低电路，使得产生的软失效的电压脉冲高度不超过Vth+。利用施密特触发的电压传输特性：对于正向变化的输入信号，只有输入信号的值超过阈值Vth+,才会发生输出电压从0到1的变化。从而使脉冲高度小于施密特触发器正向阈值的软失效不会在输出端产生影响。由施密特触发构成的抗软失效锁存器的电路如图3-5所示，电路由2个传输门和一个施密特触发器构成9。图3-5 施密特触发器构成的抗软失效锁存器当CLK=1时，锁存器处于透明状态，输入信号经过TG1和施密特触发器传递到输出，如果输入信号包含SET，那么首先在进过TG1时，由于传输门中的MOS管所构成的RC网络的作用，会降低瞬时脉冲电压高度，再经过施密特触发器可以消除SET的作用，如图3-6所示9。图3-6 施密特触发器和传输门消除软失效的示意图当CLK=0时，锁存器处于保持状态，TG1断开，TG2导通，与图3-6示意一致，如果在电路中发生软失效，经过施密特触发器和传输门作用后可以消除软失效，从而构成抗软失效的锁存器。但是由施密特触发构成的抗软失效电路存在问题，对于器件尺寸的要求较高，第一级的传输门或者电压降低电路必须将产生瞬态脉冲电压降低到施密特触发器正向阈值电压Vth+以下，否则无法起到抗软失效的作用。其中用传输门电路降低电压由于器件RC值不同，可能导致这一要求不能很好的实现。而其他的电压降低电路的面积和功耗开销太大，导致基于施密特触发器的抗软失效电路的实际应用价值并不大。3.4 DICE存储单元DICE（Dual Inter-locked Cell）存储单元的结构如图3-7所示，DICE存储单元有4个存储节点，可以有效的防止软失效发生，利用自身的反馈机制在存储单元内部真正的消除软失效7。图3-7 DICE结构单元当正常工作时，DICE电路由2种情况。（1）当A=1时，MN4处于导通状态，D=0，D=0使MP1导通，同时C=1，使MN2导通，B=0，MP3导通。电路中存在的反馈机制使得A=C=1，B=D=0；（2）当A=0时，MP2处于导通的状态，B=1，同时C=0使MP4导通，从而使D=1，电路中存在的反馈机制使得A=C=0，B=D=1。在第一种情况下，假设A点受到软失效的影响，发生从1到0的翻转，那么MP2将处于导通的状态，B从0变化到1，但是C和D的存储状态并不会发生改变，D=0的值仍将是MP1导通，从而将A点电压重新充电到1，B=0，从而在存储单元内部消除软失效。第二种情况，假设仍是A点受到软失效的影响，发生从0到1的翻转，与第一种情况类似，D的值会发生变化，但是由于B和C的值没有受到影响，MN1处于导通状态，将A点重新放电到0，回到最初的正确状态。可见在DICE电路中无论4个节点中的哪个节点受到软失效的影响，都会存在不受影响的其余节点将其电压恢复到原理的值。DICE的优势在于无论电路中MOS管的尺寸如何，存储单元都能利用自身的结构特点消除产生的SEU，从而起到抗软失效的作用。为了更好的实现抗软失效的功能，可以将DICE存储单元和C-element结合起来，如图3-8所示，电路所实现的功能是锁存器6。图3-8 DICE和C-element构成的锁存器用DICE代替了原来的双稳态电路，当CLK=1时，锁存器处于透明状态，D的值直接传输到输出Q。当CLK=0时，锁存器处于保持阶段，通过DICE单元的B、D节点写入数据，通过A、C节点读出数据，如果DICE器件中的任意节点受到软失效的作用，那么通过DICE结构特点可以消除失效。同时在软失效作用期间，DICE单元恢复正常状态需要一定时间，在恢复的过程中输出电路的C-element可以保证输出不会受到软失效的作用，使得锁存器抗软失效的能力得到进一步的加强。3.5 本章小结本章重点介绍了三重冗余技术、基于C-element单元抗软失效电路，施密特触发器抗软失效电路和DICE存储单元4种比较常见的抗软失效电路以及构成的时序逻辑电路单元，当然除了这几种抗软失效电路外还有一些其他比较经典的电路结构，例如下文将重点分析的Quatro-8T存储单元。通过对不同软失效电路的分析，我们可以发现虽然抗软失效实现的方式不尽相同，而且各自都具有优缺点，但是其核心的思想都是一致的，就是在电路中引入冗余的不受影响的单元或者存储节点，利用反馈或者电路的逻辑结构，用这些不受影响的节点去将发生了状态翻转的节点修正过来，从而消除软失效对电路的影响。可以说这是目前的抗软失效电路的基本思路，也是我们日后设计和分析软失效电路问题所应该重点思考的问题。第四章 Quatro-8T单元分析及改进电路本章将分析应用广泛的Quatro-8T电路工作原理以及存在的问题，提出自己的改进电路，从而提高传统单元的抗软失效能力。同时将用新提出的单元构建锁存器和不同类型的触发器，用Hspice40nm工艺库进行仿真，验证逻辑功能的正确行，并在速度、面积、功耗等方面进行比较。4.1 Quatro-8T单元简介Quatro-8T单元是有8个MOS管所构成的基本存储单元，如图4-1所示8。与第三章介绍的DICE单元类似，包括4个存储节点，其中2个为主要的存储节点，其消除软失效的基本思想仍是引入冗余的存储节点，下面重点将分析Quatro-8T的工作原理以及存在的对于从0到1软失效可能导致电路存储信息翻转的问题。图4-1 Quatro-8T电路结构4.1.1 Quatro-8T单元工作原理当电路正常工作时，电路有2种工作情况。（1）第一种情况：假设A=1，MN4处于导通状态，B点被放电至0，A=1同时使MN1导通，D点放电至0，从而使MP2导通，C点被充电至1，MP4处于关断的状态，保持着B=0的状态。此时A=C=1，B=D=0。（2）第二种情况：假设B=1，则MN3处于导通的状态，A点被放电至0，B=1同时使MN2处于导通的状态，C点放电至0，C=0使MP1导通，D点被充电至1，MP3处于关断状态，保持A=0的状态。此时A=C=0，B=D=1。通过对2种可能情况的分析，可以得出以下的结论：在电路正常工作的状态下，主存储节点A和B的逻辑值互为反向，同时A和C的逻辑值相等，B和D的逻辑值相等。防止Quatro-8T电路正常工作的波形图如图4-2所示。图4-2 分别为A、B、C、D四个存储节点的波形图4.1.2 Quatro-8T电路中存在问题分析当Quatro-8T受到软失效影响时，存在2种情况。第一种情况，当A=1时，A=C=1，B=D=0，如果A点受到软失效的影响发生从1到0的翻转，MN1和MN4从导通变为关断状态，但是并不会改变B、C、D三点的存储值，D=0使MP3导通，将变为0的A点重新充电到1，从而消除A点受到的软失效的影响。图4-3 A点受到从1到0软失效的波形从仿真的波形可以验证分析的结构，在A点输入一个类似于软失效的从1到0的瞬时脉冲，图4-3所示，B、C、D的存储值都没有发生改变，A点也会恢复到0，从而说明Quatro-8T电路可以有效防止从1到0的软失效。第二种情况，当A=0时，A=C=0，B=D=1，如果A点受到从0到1的软失效发生翻转，MN1和MN4由原来的关断状态变为导通，B从1放电到0，D也从1放电0，D=0使MP2导通，C点从0充电到1，此时A=C=1，B=D=0，正好是Quatro-8T电路的一个稳定状态，电路会维持在这个状态，从而使这个存储单元发生状态的翻转，说明电路无法有效的防止从0到1 的软失效的影响。用Hspice仿真的结构如图4-4所示。图4-4 A点受到从0到1软失效的波形从仿真得到的波形结构可以看到，在A点输入一个类似于软失效的从0到1的脉冲波形，B点的存储值由原来的1变为0，同时C和D两个节点的状态也分别发生了翻转，电路的存储状态发生翻转，从而说明Quatro-8T无法防止从0到1 的软失效。这个问题也是我们应该对电路改进的地方。4.2 改进电路单元从上一节的分析中可以看到传统的Quatro-8T对于两种类型的软失效并不能都起到良好的抵抗作用，对于从0到1的软失效可能导致电路存储单元状态的翻转。时序逻辑电路和存储器的存储单元如果发生这种软失效，电路的功能将会产生严重的错误。所以有必要针对这个问题提出改进电路，从而更加有效的起到抗软失效的作用。4.2.1 改进电路结构介绍提出的改进电路结构如图4-5（左）所示，它在传统Quatro-8T电路上增加了MOS管，从而使电路可以防止0到1软失效使电路结构翻转的问题。图4-5 改进电路单元结构和传统Quatro-8T单元当电路正常工作不受到软失效影响时，根据之前的分析，A和B的逻辑值相反，同时A=C且B=D，对于图4-5所示的MN1和MN3的删端分别连接B和D，在正常工作的情况下可以等效成一个NMOS管，同理MN2和MN4也可以等效成一个NMOS。MN5和MN7的删端分别连接A和B的方向，可以看成输入一致，等效成一个NMOS管，同理MN6和MN8也可以等效成一个NMOS管。也就是说在正常工作的情况下，改进的电路单元和传统的Quatro-8T电路并没有实际的差别。改进电路工作也存在2种情况。第一种情况，当A=1，B=0时，MN5和MN7导通，D被放电到0，从而使MP2导通，C点充电到1，MN6和MN8处于关断状态，MN2和MN4导通，从而维持B=0，同时D=0也维持A=1的状态不变。第二种情况，当A=0，B=1时，由于电路的左右2边处于对称的状态，所以和第一种情况类似，电路处于正常的存储状态，A=C=0，B=D=1。根据以上的分析发现，改进电路与传统Quatro-8T电路相比在正常工作的状态下可以等效的看成一致的电路。4.2.2 改进电路的抗软失效分析改进电路受到软失效影响分为2种不同的情况。第一种情况A=1，B=0，A点受到从1到0软失效的影响。A点变为0，导致MN2和MN5由导通变为关断的状态，MN8变为导通，但是B、C、D三点的存储状态并不会发生改变。D=0使MP3处于导通的状态，最终将A点充电到高电平，消除软失效的影响。用Hspice仿真得到的波形图如图4-6所示，从波形图可以看到在A点产生的软失效并没有对实际的电路存储状态产生影响，电路ABCD4个节点保持原有值不变。这个结果与传统的Quatro-8T电路抗从1到0软失效的功能一致。图4-6 改进电路A点受到从1到0软失效的波形图第二种情况A=0，B=1，A点受到从0到1软失效的影响。A点变为高电平导致MN2和MN5处于导通的状态，MN8截止。MN8处于关断的状态导致C点的逻辑值不会受到影响。由于C=0使得MN4处于断开的状态导致B点的逻辑值不会改变，从而使MN7的删端输入为0，MN7处于关断的状态，从而使D点保存D=1的状态。B=D=1使得MN1和MN3均处于导通的状态，从而保证A点可以放点到VDD，从而使A点的逻辑值可以消除软失效的影响，恢复到正常的逻辑电平0。说明改进的电路结构改进了传统的Quatro-8T电路无法抗从0到1软失效的问题，使存储单元的抗软失效能力得到提升。用Hspice防止的波形如图4-7所示，可以看到A点产生的从0到1的软失效并不会影响BCD3个节点存储值，不会发生传统Quatro-8T电路中的翻转现象，从而引证了改进电路确定具有抗从0到1的软失效的能力。图4-7 改进电路A点受到从0到1软失效的波形图4.3 改进电路构成的锁存器和触发器以及仿真结果本节将用提出的改进电路存储单元构建锁存器、主从D触发器和脉冲触发器等新型抗软失效时序电路单元，并用Hspice对新型时序电路单元仿真，验证其功能的正确性。4.3.1 改进电路构成的新型锁存器锁存器是时序逻辑电路中的基本组成部件。它是一个电平敏感电路，即在时钟信号为高电平时把输入信号D传送到输出。此时锁存器处于透明的模式。当时钟为低电平时，在时钟下降沿处被采样的输入数据在输出端整个阶段都保持稳定，图4-8 改进单元构成的锁存器此时锁存器处于保持模式。用改进的抗软失效单元构成的锁存器如图4-8所示，电路主要依靠改进的电路存储单元和传输门构成，存储单元的AB节点作为输入，当CLK=1时，2个传输门均处于导通状态，将D和D的反向分别写入A和B2个节点，当CLK=0时，2个传输门被关断，改进的存储单元维持原来的状态保持不变。用Hspice40nm工艺对改进单元构成的锁存器的防止波形如图4-9所示，可以看到在CLK=1时处于透明状态，在CLK=0是维持原来的状态，可以验证其逻辑功能的正确性。图4-9 改进单元构成锁存器的仿真波形图4.3.2 改进电路单元构成的新型主从触发器不同于电平敏感锁存器，边沿触发的寄存器只在时钟翻转时采样输入：0到1翻转时采样称为正边沿触发寄存器，而1到0翻转时采样称为负边沿触发寄存器。触发器通常是由锁存器构成的。构成一个边沿触发器的最普通方法就是采用主从结构，其基本原理如图4-10所示14。图4-10 主从触发器结构和原理在时钟的低电平阶段，主级是透明的，输入Data被传送到主级的输出端Q1，在此期间，从级处于维持状态，通过反馈保持它原来的值。在时钟的上升沿期间，主级停止对输入采样，而从级开始采样。在时钟高电平阶段，从级对主级的输出端Q1采样，而主级处于维持状态。由于Q1在时钟高电平阶段不变，因此输出Q2每周期只翻转一次。由于Q的值就是时钟上升沿之前的Data值，因此具有正边沿触发效应。负边沿触发器可以用同样的原理构成，只需要简单改变正负锁存器的位置即可。从图4-10（b）中可以看到Q1锁存输入Data的值，而Q2在时钟的上边沿采样输入D的值，并在其他阶段维持下去。用改进电路单元构成的新型主从触发器的结构如图4-11所示，触发器有2个改进的存储单元锁存器构成。其具有抗软失效能力的存储单元使得该触发具有抗软失效的功能。图4-11 改进电路单元构成的主从触发器电路分别将输入D和D的反向输入到主级锁存器存储单元的A和B节点，当CLK=1时，主级锁存器是透明的，从级处于维持状态，当CLK=0时，主级处于维持状态，从级电路采样主级的输出，并将结果从触发器的输出端Q也是从级锁存器存储单元的C节点输出，构成了下边沿触发的主从结构的触发器。我们用Hspice40nm的工艺对电路进行仿真，得到的下边沿触发器的防止波形图如图4-12所示，从而验证了其逻辑功能的正确性。图4-12中，由上到下分别为时钟信号clk，输入信号data，以及输出Q。图4-12 下边沿主从触发器的仿真波形图同理我们也可以用C2MOS结构和改进的存储单元构成对时钟偏差不敏感的主从结构触发器，电路图如图4-13所示。其主级采样电容存储方式，而从级则用改进的存储单元。图4-13 用C2MOS结构构成的主从触发器4.3.3 改进电路单元构成的新型脉冲触发器构成触发器的另一种方法就是采样脉冲信号，在基本原理是在时钟上升或者下降沿附近生成一个短脉冲。这一脉冲的作用类似于锁存器的时钟输入信号，它只在一个很短的时间窗口内采样。通过锁存器的透明时间非常短避免了竞争情况。相当于将脉冲产生电路和锁存器组合构成了一个边沿触发器。其基本原理如图4-14所示14。图4-14 脉冲触发器电路结构和原理由改进电路单元构成的脉冲触发器电路如图4-15所示，电路包含一个脉冲发生电路以及锁存器19。图4-15 改进单元构成的脉冲触发器如图4-15所示，脉冲发生电路会在每个时钟上升沿处有意产生一个脉冲。当CLK=0时，节点X会被充电到VDD（由于Pulse信号为低电平，所以MN被关断）。在时钟上升沿处，AND与门的2个输入有一段很短的时间处于高电平，是Pulse上升。这样又使MN处于导通的状态，下拉X最终是Pulse信号为低电平。其中脉冲发生电路产生的脉冲宽度由与门和2个反相器的延迟控制，可以通过对器件尺寸的调整来改变延迟，获得我们需要的脉冲宽度。将产生的脉冲接到锁存器传输门的输入端，相当于锁存器的时钟控制信号，从而在上边沿进行采样，构成触发器。用Hspice40nm工艺对改进电路单元构成的正边沿脉冲触发器进行仿真，验证其逻辑功能的正确性，得到的波形图如图4-16所示。图4-16 改进单元构成脉冲触发器的波形图4.3.4 构成触发器的性能比较我们之前分别介绍了用改进单元构成的主从结构触发器以及脉冲触发器，本节我们将把由传统Quatro-8T结构以及改进单元构成的主从触发器和脉冲触发器的4种电路结构进行比较，分析各自的优缺点。我们采用与之前介绍的主从触发器和脉冲触发器完全相同的电路结构（如图4-11和图4-15）构建传统Quatro-8T的触发器电路，并用Hspice40nm工艺进行仿真，得到的波形分析如图4-17以及图4-18所示，从而验证Quatro-8T电路构成的时序逻辑电路单元的功能正确性。图4-17 传统Quatro-8T单元构成的下边沿主从触发器仿真波形图图4-18传统Quatro-8T单元构成的上边沿脉冲触发器仿真波形图从图4-17和图4-18波形图，可以看到传统Quatro-8T构成的时序逻辑电路单元功能完全正确，与改进电路的单元波形并没有差别。我们用Hspice40nm工艺，时钟信号CLK频率500MHZ，输入信号data数据占空比50%，频率250MHZ对以上提到的4种电路进行仿真，分别测量触发器的延迟时间，平均功耗，以及功耗延迟积，得到的结构如表4-1所示。C-Q延迟从1到0（ps）C-Q延迟从0到1（ps）D-Q延迟从1到0（ps）D-Q延迟从1到0(ps)平均功耗（uw）功耗延迟积(J)Quatro-8T主从触发器197.2213.6206.3213.63.13946.6E-16改进单元主从触发器241.3253.7240.2253.72.16875.35E-16Quatro-8T脉冲触发器320.8320.5320.5320.90.0792.55E-17改进单元脉冲触发器323.2322.3322.3326.60.0933.03E-17表4-1 4种电路性能指标比较从表4-1的比较可知，改进电路单元由于增加了充放电时管子的数目，从而导致延迟的增大，主从触发器功耗降低，脉冲触发器功耗增大。但是构成的新型时序电路逻辑单元的抗软失效能力都得到了增强，由于我们设计电路所关注的正是电路的抗软失效能力，在功耗和延迟损失不大的情况下，我们可以用新型改进电路单元替代Quatro-8T单元，从而更好实现抗软失效的新型锁存器和触发器。4.4 本章小结本章分析了Quatro-8T电路单元中存在的翻转问题，提出了新型改进电路去改善这一问题，同时用改进电路单元构成了锁存器和不同类型的触发器，仿真验证了其波形的正确性，并且进行了相互之间的比较。改进电路单元在较低的延迟和功耗损失情况下，能够有效提高时序电路单元的抗软失效能力，在软失效问题日益显著的今天，具有一定的应用价值和实际意义。第五章 总结和未来工作【总结】随着工艺的进步，器件特征尺寸逐步减少，软失效问题在当代的数字集成电路设计中显得越来越显著。因此提高时序逻辑电路单元中的抗软失效能力，显得十分必要。本文通过对抗软失效电路的研究和分析，提出了针对应用广泛的Quatro-8T电路单元的改进电路，电路进一步提高了单元的抗软失效能力，使得电路拥有应用的实际价值。同时用改进电路单元构成的时序逻辑电路单元，例如锁存器、主从触发器以及脉冲触发器都可以正确实现时序电路逻辑功能，用一定的延迟功耗损失换取了软失效能力的提高，具有良好的消除软失效的功能。【未来工作】本文工作限于时间等因素的限制，还有一些工作尚未展开，在未来的工作中将根据以下几点进行进一步的研究。第一点：改进电路单元等电路只是用模拟软件Hspice进行了仿真，缺乏实际的流片结构，未来可以进行在实际电路的基础上，更加真实模拟软失效的影响，引证电路的抗软失效能力。第二点：与传统的Quatro-8T电路相比，改进电路软失效能力增强，但是面积和延迟都有一定增强，未来可以进一步改进电路，降低电路的面积和功耗延迟，从而优化性能，更好的实现功能。第三点：搭建更大的电路模块，从系统级去引证抗软失效能力和软失效的影响，从而使得研究更具有实际的应用价值。参考文献1 R.Baumann. Soft Errors in Advanced Computer Systems. IEEE Design & Test of Computers, 2005, 22, 3, pp.258266.2 T.May, M.Woods. Alpha-particle-induced Soft Errors in Dynamic Memories. IEEE Transactions on Electron Devices, 1979, 26, 1, pp.29.3 J.F.Ziegler, W.A.Lanford. Effect of Cosmic Rays on Computer Memories. SCIENCE, 1979, 206, 16, pp.776788.4 D.J.Rennie, M.Sachdev. Novel Soft Error Robust Flip-Flops in 65nm CMOS. IEEE Transactions on Nuclear Science, 2011, 58, 5.5 R.Rajeai, M.Tabandeh, M.Fazeli. Low Cost Soft Error Hardened Latch Design for Nano-Scale CMOS Technology in Presence of Process Varition. Microelectronics Reliability, 2013, 53, pp.912-924.6 Haiqing Nan, Ken Choi. High Perforamnce,Low Cost,and Robust Soft Error Tolerant Latch Designs for Nano-Scale CMOS Technology. IEEE Transactions on Circuits and Systems, 2012, 59, 7.7 T.calin, M.Nicolaidis, R.Velzaco. Upset Hardened Memory Design for Submicron CMOS Technology. IEEE Tran