EDA课程设计--电子时钟.doc

EDA课程设计电子时钟 BY 凌步虚ZJL1 在信息产业中EDA产生的影响随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升;电子类的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。2 中国国内EDA发展情况从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。 中国EDA市场已渐趋成熟，不过大部分设计工程师面向的是PC主板和小型ASIC领域，仅有小部分（约11%）的设计人员工发复杂的片上系统器件。为了与台湾和美国的设计工程师形成更有力的竞争，中国的设计队伍有必要购入一些最新的EDA技术。 在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（CAD）、计算机辅助工程（CAE）、计算机辅助工艺（CAPP）、计算机机辅助制造（CAM）、产品数据管理（PDM）、制造资源计划（MRPII）及企业资源管理（ERP）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（M3C）结构。在ASIC和PLD设计方面，向超高速、高密度、低功耗、低电压方向发展。3 课程设计目的（1）加深对VHDL语言设计的理解。（2）通过对多功能数字时钟的设计加深对EDA课程的理解（3）通过对多功能数字时钟的设计了解简易集成电路的设计思路（4）熟悉MAX+PLUS II仿真软件的工作方法及应用技术3.课题设计内容 本次课程设计的主要目的旨在通过独立完成一个 “电子时钟”的设计，达到对EDA技术的熟练掌握，提升对EDA技术及应用课程所学内容的掌握和应用。在本次课程设计中使用Altera公司的EPF10K10系列的FPGA芯片，基于实验室现有的EDA实验箱，实现“电子时钟”的设计要求。1、计数24小时的时钟 2、修改时间(1) st 修改时间控制使能端(2) Hset,Mset,Sset 要修改成的时间3、带有闹钟功能； HH,MM,SS 要设定的闹钟时间 Lamp 闹钟显示信号4源程序及仿真波形图 1.可同步置数的24进制计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 IS PORT(clk,en,st:in std_logic; cin:in std_logic_vector(4 downto 0); cout:out std_logic_vector(4 downto 0); CQ:out std_logic);END CNT24;ARCHITECTURE beh OF CNT24 ISBEGINPROCESS(clk,en,st)VARIABLE CQI:std_logic_vector(4 downto 0);BEGIN IF st=1 THEN CQI:=cin; ELSIF clkEVENT AND clk=1 THEN IF en=1 THEN IF CQI23 THEN CQI:=CQI+1; CQ0); CQ=1; END IF; END IF; END IF; cout=CQI;END PROCESS;END beh;仿真波形图： 2. 可同步置数的60进制计数器模块源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 IS PORT(clk,en,st:in std_logic; cin:in std_logic_vector(5 downto 0); cout:out std_logic_vector(5 downto 0); CQ:out std_logic);END CNT60;ARCHITECTURE beh OF CNT60 ISBEGINPROCESS(clk,en,st)VARIABLE CQI:std_logic_vector(5 downto 0);BEGIN IF st=1 THEN CQI:=cin; ELSIF clkEVENT AND clk=1 THEN IF en=1 THEN IF CQI59 THEN CQI:=CQI+1;CQ0);CQ=1; END IF; END IF; END IF; cout=CQI;END PROCESS;END beh;仿真波形图：3.顶层文件设计源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY clock IS PORT(clk,en,st:in std_logic; MM,SS,Mset,Sset:in std_logic_vector(5 downto 0); HH,Hset:in std_logic_vector(4 downto 0); M,S:buffer std_logic_vector(5 downto 0); H:buffer std_logic_vector(4 downto 0); CQ:out std_logic; lamp:out std_logic);END clock;ARCHITECTURE beh OF clock ISCOMPONENT CNT60 PORT(clk,en,st:in std_logic; cin:in std_logic_vector(5 downto 0); cout:out std_logic_vector(5 downto 0); CQ:out std_logic);END COMPONENT;COMPONENT CNT24 PORT(clk,en,st:in std_logic; cin:in std_logic_vector(4 downto 0); cout:out std_logic_vector(4 downto 0); CQ:out std_logic);END COMPONENT;SIGNAL a,b: std_logic;SIGNAL c,d: std_logic_vector(5 downto 0):=000000;SIGNAL e: std_logic_vector(4 downto 0):=00000;BEGINU1:CNT60 PORT MAP(clk,en,st,c,S,a);U2:CNT60 PORT MAP(a,en,st,d,M,b);U3:CNT24 PORT MAP(b,en,st,e,H,CQ);P1:PROCESS(clk) BEGIN IF st=1 THEN c=Sset;d=Mset;e=Hs