超经典电子设计竞赛培训共四PPT课件.ppt

实验一 Xilinx工具流程 仿真设计 看到仿真的结果 思考 如何分析仿真的结果 如果你想看到更多内部的信号 下面将告诉你 如何做 4 实验一 Xilinx工具流程 仿真设计 这张图说明了这个过程 1 在Source窗口展开kcpsm3 int test2 在下面的窗口选中address 9 0 并点击鼠标右键3 选择AddToWaveform 想要观察的信号终于出现了 实验一 Xilinx工具流程 设计综合 行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述 行为级综合的输入为系统的行为级描述 输出为寄存器传输级描述的数据通路 行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统 同时 行为级综合工具能让设计者对于最终设计电路的面积 性能 功耗以及可测性进行很方便地优化 行为级综合所需要完成的任务从广义上来说可以分为分配 调度以及绑定 实验一 Xilinx工具流程 设计综合 Xilinx综合工具在对设计的综合过程中 主要执行以下三个步骤 1 语法检查过程 检查设计文件语法是否有错误 2 编译过程 翻译和优化HDL代码 将其转换为综合工具可以识别的元件序列 3 映射过程 将这些可识别的元件序列转换为可识别的目标技术的基本元件 实验一 Xilinx工具流程 设计综合 在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务 1 查看综合报告 viewSynthesisReport 2 查看RTL原理图 ViewRTLschematic 3 查看技术原理图 ViewTechnologySchematic 4 检查语法 CheckSyntax 5 产生综合后仿真模型 GeneratePost SynthesisSimulationModel 实验一 Xilinx工具流程 设计综合属性设置 在处理子窗口下 选择Synthesis XST 单击鼠标右键 选择Properities 出现下面的窗口注意 看起来好像很复杂 但是掌握方法 就知道其中的奥妙了 实验一 Xilinx工具流程 设计综合属性设置 如果你想彻底的弄懂 参考文献会告诉你全部的答案 其实 对于竞赛和教学没必要都弄清楚 这点要切记 实验一 Xilinx工具流程 设计综合 实现综合很简单 只需在处理子窗口中 用鼠标双击Synthesize XST 小圆圈出现 并且在控制台窗口 显示综合过程中的信息 当出现绿色小圆圈的时候 综合就完成了 下面将揭开综合过程的一些迷 目的深入了解XST的综合过程 1 实验一 Xilinx工具流程 设计综合 查看RTL符号 2 双击 展开 内部结构一目了然 实验一 Xilinx工具流程 设计综合 实验一 Xilinx工具流程 设计实现 在ISE中的实现 Implement 过程 是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语 将设计映射到器件结构上 进行布局布线 达到在选定器件上实现设计的目的 实验一 Xilinx工具流程 设计实现 实现过程主要分为3个步骤 翻译 Translate 逻辑网表 映射 Map 到器件单元与布局布线 Place Route 翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语 映射的主要作用是将设计映射到具体型号的器件上 布局布线的主要作用是调用Xilinx布局布线器 根据用户约束和物理约束 对设计模块进行实际的布局 并根据设计连接 对布局后的模块进行布线 产生PLD配置文件 实验一 Xilinx工具流程 设计实现 实验一 Xilinx工具流程 设计实现参数设置 选择ImplementDesign 点击鼠标左键 选择Properties 出现下面的属性设置界面 实验一 Xilinx工具流程 设计实现参数设置 如果你想彻底的弄懂 参考文献会告诉你全部的答案 其实 对于竞赛和教学没必要都弄清楚 这点要切记 实验一 Xilinx工具流程 设计实现 实现很简单 只需在处理子窗口中 用鼠标双击ImplementDesign 小圆圈出现 并且在控制台窗口 显示综合过程中的信息 当出现绿色小圆圈的时候 综合就完成了 下面将揭开实现过程的一些迷 目的深入了解XST的实现过程 1 实验一 Xilinx工具流程 设计实现 实现结果的查看 2 实验一 Xilinx工具流程 设计实现 布局布线的查看 芯片内部结构一目了然 3 放大 实验一 Xilinx工具流程 设计实现 实验二 ArchitectureWizard和PACE 设计目标 ArchitectureWizard使设计人员配置和添加FPGA资源到设计 PACE使设计人员添加位置约束到设计 实验二的设计目标 1 使用ArchitectureWizard来配置和初始化DCM DigitalControllerManagement 2 使用PACE来实现位置约束3 实现设计 并确保使用了位置约束4 使用硬件下载和测试设计 实验二 ArchitectureWizard和PACE 设计步骤 该实验包含下面几个步骤 1 配置DCM2 初始化DCM3 分配引脚位置4 用硬件测试设计 实验二 ArchitectureWizard和PACE 设计原理 实验工程VHDL设计结构 1 连接KCPSM3和程序ROM 2 将UART宏和KCPSM3连接 输入 输出端口和波特率时钟 3 使用固定间隔的定时器产生中断 使用中断响应信号 思考 打开工程分析顶层文件 了解上面功能实现的方法 实验二 ArchitectureWizard和PACE 设计原理 实验二 ArchitectureWizard和PACE 设计原理 实验二 ArchitectureWizard和PACE 设计原理 实验二 ArchitectureWizard和PACE 设计原理 输入端口 实验二 ArchitectureWizard和PACE 设计原理 输出端口 实验二 ArchitectureWizard和PACE 设计原理 输入端口 Rx宏及操作时序 实验二 ArchitectureWizard和PACE 设计原理 输出端口 UART Tx宏及操作时序 实验二 ArchitectureWizard和PACE UART波特率生成 实验二 ArchitectureWizard和PACE PicoBlaze内的RAM空间的分配 实验二 ArchitectureWizard和PACE 软件发送策略 实验二 ArchitectureWizard和PACE 软件接收策略 实验二 ArchitectureWizard和PACE 设计原理 该设计要求一个55MHz时钟 硬件开发平台上包含有50MHz时钟 使用ArchitectureWizard来产生DCM 该DCM输出55MHz时钟 并例化该模块到设计中 实验二 ArchitectureWizard和PACE DCM原理 数字时钟管理模块 DigitalClockManager DCM 是基于Xilinx的高端FPGA产品中内嵌的IP模块 在时钟的管理与控制方面 DCM与其它时钟管理模块 比如DLL 功能更强大 使用更灵活 DCM的功能包括消除时钟的延时 频率的合成 时钟相位的调整等系统方面的需求 DCM的主要优点在于 1 实现零时钟偏移 Skew 消除时钟分配延迟 并实现时钟闭环控制 2 时钟可以映射到PCB上用于同步外部芯片 这样就减少了对外部芯片的要求 将芯片内外的时钟控制一体化 以利于系统设计 实验二 ArchitectureWizard和PACE DCM原理 DCM共由四部分组成 其中包括DLL模块 数字频率合成器DFS DigitalFrequencySynthesizer 数字移相器DPS DigitalPhaseShifter 和数字频谱扩展器DSS DigitalSpreadSpectrum 对于DCM模块来说 其用户需要配置的参数包括输入时钟频率范围 输出时钟频率范围 输入 输出时钟允许抖动范围等 实验二 ArchitectureWizard和PACE DCM符号 实验二 ArchitectureWizard和PACE 配置DCM模块 打开lab2工程 在处理子窗口中 双击CreateNewSource 弹出下面的窗口 选择IP 并输入文件名 1 my dcm 点击 Next 下面解释选项 实验二 ArchitectureWizard和PACE 配置DCM模块 在线逻辑分析仪生成向导IP核生成器向导约束实现向导原理图生成向导状态图生成向导仿真用测试波形生成向导Verilog语言模块输入向导用Verilog生成仿真平台向导VHDL语言模块输入向导VHDL库生成向导VHDL程序包生成向导用VHDL语言生成仿真平台向导 实验二 ArchitectureWizard和PACE 配置DCM模块 IP IntelligentProperty 核是具有知识产权核的集成电路芯核总称 是经过反复验证过的 具有特定功能的宏模块 与芯片制造工艺无关 可以移植到不同的半导体工艺中 到了SOC阶段 IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务 也是其实力体现 对于FPGA开发软件 其提供的IP核越丰富 用户的设计就越方便 其市场占用率就越高 目前 IP核已经变成系统设计的基本单元 并作为独立设计成果被交换 转让和销售 实验二 ArchitectureWizard和PACE 配置DCM模块 从IP核的提供方式上 通常将其分为软核 硬核和固核这3类 从完成IP核所花费的成本来讲 硬核代价最大 从使用灵活性来讲 软核的可复用使用性最高 软核在EDA设计领域指的是综合之前的寄存器传输级 RTL 模型 比如KCSPM3 固核在EDA设计领域指的是带有平面规划信息的网表 硬核在EDA设计领域指经过验证的设计版图 芯片内专用的宏模块 比如DCM 实验二 ArchitectureWizard和PACE 配置DCM模块 按下图选择模块 并点击 Next 按钮 然后点击 Finish 按钮 出现下面的界面 2 实验二 ArchitectureWizard和PACE 配置DCM模块 按右图配置 并点击 Next 按钮 3 实验二 ArchitectureWizard和PACE 配置DCM模块 按下图配置 并点击 Next 按钮 4 实验二 ArchitectureWizard和PACE 配置DCM模块 按右图配置 并点击 Finish 按钮 5 实验二 ArchitectureWizard和PACE 配置DCM模块 查看工程文件 看到my dcm加入到工程中 下面将该模块添加到设计中 6 实验二 ArchitectureWizard和PACE 声明和例化DCM模块 在工程窗口中选中my dcm xaw文件 在处理子窗口中 选择ViewHDLInstatiationTemplate 并双击产生例化模版 1 2 实验二 ArchitectureWizard和PACE 声明和例化DCM模块 添加元件声明语句到 添加元件例化语句到 并完成程序例化 3 4 实验二 ArchitectureWizard和PACE 声明和例化DCM模块 打开文件uart clock vhd 在该位置添加 SignalsforDCMsignalclk55MHz std logic 在顶层实体文件中 添加端口 保存文件 5 6 7 实验二 ArchitectureWizard和PACE 分配引脚位置 实验二 ArchitectureWizard和PACE 分配引脚位置 将使用PACE来为设计分配引脚 并且验证引脚分配报告 在工程下 选中uart clock vhd文件在处理子窗口中 选择UserContraints 并展开 选择FloorplanIO Pre Synthesis 并双击 1 2 实验二 ArchitectureWizard和PACE 分配引脚位置 约束目标 clk 与50MHz晶振连接 位置为FPGA芯片的P80引脚lock 连接到led0 位置为FPGA芯片的p33alarm 连接到led1 位置为FPGA芯片的p31rx 连接到MAX323芯片的接收数据端 位置为FPGA的p184tx 连接到MAX323芯片的发送数据端 位置为FPGA的p18 实验二 ArchitectureWizard和PACE 分配引脚位置 按下图输入引脚的位置保存设置 3 4 实验二 ArchitectureWizard和PACE 查看引脚分配和内部逻辑的关系 在DeviceArchitecture窗口中 将其放大 直到能看到引脚的标号 退出PACE 5 6 实验二 ArchitectureWizard和PACE 查看引脚分配 在工程窗口中 选中uart clock ucf文件 并在处理子窗口中 选择UserConstraints 并展开 选择EditContraints Text 并点击打开 7 实验二 ArchitectureWizard和PACE 查看引脚分配 实验二 ArchitectureWizard和PACE 所用到的配置模式原理 主串行模式下载结构图 实验二 ArchitectureWizard和PACE 进行硬件的验证 在PC机上打开超级终端 选择开始 所有程序 附件 超级终端 弹出下面的界面 给个名字 点击 确定 按钮 选择连接时使用COM1 具体和计算机有关 1 实验二 ArchitectureWizard和PACE 进行硬件的验证 设置超级终端的参数 并点击确定按钮 2 实验二 ArchitectureWizard和PACE 进行硬件的验证 准备下载代码到FPGA芯片中 验证设计 连接JTAG下载电缆 RS 232串口电缆到EXCD 1板上 并给板上电 选中工程窗口的uart clock vhd文件 并选择处理子窗口内的选项ConfigureTargetDevice 并双击该选项 3 4 实验二 ArchitectureWizard和PACE 进行硬件的验证 出现右图界面 选择默认设置 自动扫描和配置JTAG扫描链 点击 Finish 按钮 5 实验二 ArchitectureWizard和PACE 进行硬件的验证 只要硬件工作条件是正常的 则出现下面的界面 在JTAG上有xcf04sPROM芯片和xc3s500eFPGA芯片 然后弹出配置文件对话框 此时 不需要配置PROM 6 实验二 ArchitectureWizard和PACE 进行硬件的验证 给xc3s500e芯片选择配置文件 uart clock bit 该文件由ISE软件根据设计文件uart clock vhd自动生成 在iMPACT界面下 将鼠标移动到xc3s500e芯片上 然后右击鼠标 选择ProgrammingOptions 弹出界面选择 ok 出现 出现编程进度条 当编程成功时 出现 ProgramSucceeded 否则 Failure 如果出现 Failure 则重复前面的过程 7 8 实验二 ArchitectureWizard和PACE 进行硬件的验证 在超级终端界面上出现KCPSM3 提示符 下面就可以通过超级终端界面和KCPSM3进行交互 9 实验二 ArchitectureWizard和PACE 操作UART实时时钟 可以输入命令操作UART实时时钟 在命令行提示符输入命令time 然后以hh mm ss显示当前的时间 1 实验二 ArchitectureWizard和PACE 操作UART实时时钟 在命令行提示符输入命令alarm 然后以格式hh mm ss显示报警时间 2 实验二 ArchitectureWizard和PACE 操作UART实时时钟 输入命令 alarmon 来激活报警时间 输入命令 alarm00 00 30 设置报警时间为30秒 输入命令 time00 00 00 来设置时间 观察led1灯的变化 输入命令 alarmoff 来关闭报警时间 观察led1灯的变化 6 3 4 5 实验三 全局时钟约束 实验内容 该设计将通过输入全局时钟约束条件来指定时序要求 并且通过使用各种时序报告来分析设计性能 将完成PicoBlaze设计 仿真和使用硬件进行测试 1 使用Xilinx约束编辑器来输入全局时序约束 2 使用映射后静态时序报告来观察时序约束的可靠性 3 使用布局布线后静态时序报告来观察时序约束的可靠性 实验三 全局时钟约束 时序约束的重要性 有全局时钟约束条件 无全局时序约束条件 逻辑任意布局 逻辑布局被约束后 结果使设计后系统运行速度更快 逻辑放在靠近引脚的位置 实验三 全局时钟约束 时序约束的重要性 实验三 全局时钟约束 使用精确的时序信息 在源和目的触发器之间的时钟抖动 同步元件在下降沿的锁存 不相等的占空比 时钟输入抖动 实验三 全局时钟约束 周期约束 时钟50 的占空比PERIOD约束为10ns由于FF2将在时钟的下降沿锁存 所以在两个触发器之间的路径应约束到10ns的50 5ns 实验三 全局时钟约束 周期约束 时钟的不确定性在全局约束计算中被自动的考虑进去 实验三 全局时钟约束 OFFSET约束 约束I O引脚到 从同步元件 与响应的时钟关联 实验三 全局时钟约束 OFFSET约束计算 OFFSETIN T data In T clk In OFFSETOUT T data Out T clk Out 实验三 全局时钟约束 PAD PAD约束 遍及I O到I O的路径上只含有组合逻辑电路 实验三 全局时钟约束 设计原理 该设计写PicoBlaze汇编程序完成闭环自测试 实验三 全局时钟约束 设计原理 第一个闭环测试 将在LED上显示开关的设置 第二个闭环测试 将在串口上回显接收到的数据 实验三 全局时钟约束 汇编程序模版 汇编程序模版 program psm 该程序创建闭环应用程序 下面将生成program vhd加到PicoBlaze设计中 打开ISE10 1软件 在ISE菜单选择File OpenProject 找到lab3文件夹 然后打开time const ise工程 按前面的步骤 在DOS窗口中汇编program psm程序 kcpsm3program 添加生成的ROM文件program vhd文件到工程 1 2 3 4 实验三 全局时钟约束 汇编程序模版 选择顶层文件loopback vhd 在处理子窗口中 在综合下 双击CheckSyntax 检查语法 5 实验三 全局时钟约束 输入全局时序约束 在ISE界面的主菜单下选择Project NewSource 弹出下面的界面 输入约束文件名 loopback 点击 Next 按钮 实验三 全局时钟约束 输入全局时序约束 该实验将使用图形界面 调用约束编辑器来输入PERIOD和OFFSETIN OUT约束 在源文件窗口 选择顶层设计文件loopback vhd文件 然后在处理子窗口中 选择UserConstraints 并展开该选项 并用鼠标双击CreateTimingConstraints 下面将出现时序约束对话框 点击 YES 出现时序约束输入界面 1 实验三 全局时钟约束 输入全局时序约束 为PERIOD约束输入20ns条件 鼠标双击 2 实验三 全局时钟约束 输入全局时序约束 点击ok按钮 接受默认设置 时钟周期20ns占空比为50ns 3 实验三 全局时钟约束 输入全局时序约束 鼠标双击区域 调用OFFSETIN输入向导 完成设置出现下面的界面 4 实验三 全局时钟约束 输入全局时序约束 接受设置 点击 Next 按钮 5 实验三 全局时钟约束 输入全局时序约束 在Externalsetuptime下输入7 然后点击 Finish 按钮 6 实验三 全局时钟约束 输入全局时序约束 鼠标双击区域 调用OFFSETOUT输入向导 完成设置出现下面的界面 7 实验三 全局时钟约束 输入全局时序约束 在OffsetOut下