2010数字电路与逻辑设计A卷及答案.doc

-装-订-线- -装-订-线- -西安邮电学院课程考试试题（ A卷）（ 2010 2011 学年度第1学期）课程名称： 数字电路与逻辑设计 试卷类型：（A、B、C）考试专业、年级：电子0801-0808、通工0801-0816、科技0801-0804 光电0801-0804、光信息0801-0803题号一二三四五六七八九总分得分阅卷人一填空题 （每空2分，共20分）1 十六进制数 (16F) 十六进制 用8421余3码表示为 。2函数的最小项表达式为，F的与非与非表达式为 (允许反变量输入)，F的反演式为 ，F的对偶式为 ，3某TTL与非门的标准输入高电平为3.6伏，标准输入低电平为0.3伏，关门电平,开门电平, 则低电平噪声容限 ,高电平噪声容限 。4. 要构成容量为4K8bit的RAM，需要 片容量为2568bit的RAM。5. 一个初始状态为0001的模值为12的四位二进制同步递加计数器经过33个CP脉冲后，其状态为 。6. 一组合逻辑电路的输入、输出波形如下图所示，A、B为输入信号，F为输出信号，则输出信号F与输入信号A、B的逻辑关系为F 共 6 页 第 1 页年 月 日考试用 专业班级 姓名 学号 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印1600 份 （附答题纸 1 页）二选择题：（30分）注意：1.每道题的正确答案只有一个，请将正确答案填入第二题答题栏中，以横线划过答题栏所选的答案，例如： 2.题中涉及到的中规模器件的功能表，附在试卷纸的最后一页。第二题答题栏题号12345678910选择答案AAAAAAAAAABBBBBBBBBBCCCCCCCCCCDDDDDDDDDDEEEEEEEEEE1TTL与非门电路如右图所示，输出F A0 B. 1C D. E. 2下图所示电路中，Y1 A. F=0 B. F=C. F= D. F= E. 以上答案都不对2装订试卷，考生答卷时不得拆开或在框外留写标记，否则按零分计。-装-订-线- -装-订-线- -3.以下各单元电路中， 可以产生时序电路所需要的占空比近似为50%的时钟脉冲信号。A. 多谐振荡器B.单稳态触发器C. 四位并行全加器D.数值比较器 E. JK触发器4. 某电路的VHDL语言描述如右所示，此test实现的逻辑功能为：A. 一位二进制数半加器B. D触发器C. 二输入与非门D. 二选一数据选择器 E. 24线译码器5. 电路如下，芯片4008为四位二进制全加器，管脚A3 A2 A1 A0、B3 B2 B1 B0为被加数、加数，管脚S3 S2 S1 S0为本位和，管脚CIN为低位向本位的进位，外接信号M, 管脚COUT为本位向高位的进位，电路如图所示，分析电路，下列说法正确的是：A. M=0，S3 S2 S1 S0为 1001，COUT为1B. M=0 ，S3 S2 S1 S0为 1001，COUT为0C. M=1 ，S3 S2 S1 S0为 0100，COUT为1. M=1 ，S3 S2 S1 S0为 0100，COUT为0. 以上均不对共 6 页 第 2 页 专业班级 姓名 学号ENTITY test ISPORT ( a , b ,s: IN STD_LOGIC ; y : OUT STD_LOGIC );END ENTITY test;ARCHITECTURE one OFtest ISBEGINPROCESS(a,b,s)BEGINIF s = 0 THEN y=a; ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one; 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 1600 份 （附答题纸 1 页）6. 下列电路的逻辑功能为： A. 模16计数器B. 可以自启动的扭环形计数器C. 可以自启动的环形计数器D. 不可自启动的环形计数器E. 不可自启动的扭环形计数器7. 74153是4选1数据选择器，用74153实现函数：F(A,B,C)=m(0,3,5, 6,7),正确的电路是：E，以上电路均不对2装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。-装-订-线- -装-订-线- -8. 用ROM实现的逻辑电路如下图所示，则输出端Y1、Y2的表达式为：A. B. C. D. E. 以上答案都不对9. 在数字电路中，以下说法正确的是：A. 时序逻辑电路在任意时刻输出信号仅取决于当时的输入信号。B. 在主从JK触发器、边沿D触发器、同步RS触发器中，输入项有约束条件的触发器是主从JK触发器。C. 逻辑电路的电平噪声容限愈大，其抗干扰能力越弱。D. 使用OC门时，输出端应接上拉电阻R和电源相连OC门才能正常的工作。E. 以上答案都不对共 6 页 第 3 页 专业班级 姓名 学号 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 1600 份 （附答题纸 1 页）10.分析下图的电路，设Q1端和Q2端的初态为零，则Q1端和Q2端的正确的波形为： E. 以上答案都不对三.用卡诺图法化简下式。（8分）1） 将函数F化简为最简“与或”式2装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。-装-订-线- -装-订-线- -2) 将函数F化简为最简“或与”式四设计一多数表决电路。要求A、B、C三人中只要有两人以上（包括两人）同意，则决议就能通过，但A还有决定权，即只要A同意，即使其他人不同意也能通过。设计一个电路，实现此功能，要求：（1）列出真值表，写出输出的最简与或表达式。（2）用8选1数据选择器74151实现该电路，画出逻辑图。（8分）共 6 页 第 4 页 专业班级 姓名 学号 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 1600 份 （附答题纸 1 页）五、电路如图所示，图中均为2线4线译码器，完成下列要求：1）当DC=10时，写出当AB变化时，芯片、各个输出端的值2）分析电路，指出其逻辑功能。（8分）2装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。-装-订-线- -装-订-线- -六、三态门的逻辑符号如图（1）所示，完成下列要求：（10分） 第七题 图（1） 第七题图（2）1、 已知输入信号A、B、C的波形如图（2）所示，在图（2）中作出输出端F端的波形。2、 三态门的VHDL语言描述的ENTITY如下所示，完成结构体Behave_tri_gate的VHDL语言描述LIBRARY IEEE;USE ieee.std_logic_1164.all;ENTITY tri_gate ISPORT(a,b:in std_logic; en: in std_logic; dout: out std_logic);END;ARCHITECTURE behave_tri_gate OF tri_gate IS共6 页 第5 页 专业班级 姓名 学号 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 1600 份 （附答题纸 1 页）七用一片四位二进制同步计数器74161设计一个状态从00011010的模10的计数器。（8分）八74195为移位寄存器，分析下列电路，要求： 1.画出完整的状态转移图；2.指出电路的逻辑功能。（8分）2装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。-装-订-线- -装-订-线- -2线4线译码器真值表A1A01XX11110000111001101101011010111110共 6 页 第 6 页 专业班级 姓名 学号 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 1600 份 （附答题纸 1 页）8选1数据选择器74151真值表A2A1A01XXX01000000010010001101000101011001112装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。- -上-装-订-线-西安邮电学院试题卷标准答案专用纸- -密-封-装-订-线-西安邮电学院课程考试试题（A 卷）标准答案（ 2010 2011学年度第1学期）课程名称：数字电路与逻辑设计试卷类型：（ ） 考试专业、年级：通工09级、光信息09级 电子09级、科技09级题号一二三四五六七八九总分得分104571081010100一填空（20分，每题2分）1. 0110 1001 1010 2. 3. 低电平噪声容限 0.5v , 低电平噪声容限 1.8v 。4. 16 5.1010 6. 二选择（30分，每题3分）. CDADC DADDA 三化简 （8分）1)2) 共 1 页 第 1 页 说明：1。标准答案务必要正确无误。 四（8分） F=A+BC 数选器的数据端接法为： 00011111 五（10分） 芯片的Y30 Y31 Y32 Y33 管脚分别为0，其他均为1功能： 将24线译码器扩展为416线译码器六 （10分） a