XC7A100T-FGG676I FPGA设计小结.doc

XC7A100T-FGG676I FPGA设计小结XC7A100T-FGG676I是XILINX 的Artix-7 Family FPGA，具有高性价比，低功耗能，小封装等优点。在4P项目中作为FPGA主要实现不同接口的报文桥接功能。XC7A100T-FGG676I基本配置XC7A100T-FGG676I在本项目中用于Master SPI模式，基本配置如下，具体请见文件ug470XC7A100T-FGG676I的电源设计以及功耗XC7A100T-FGG676I电源主要有1.0V，1.2V，1.8V，3.3V，由于项目中使用的是DDR3，故和DDR3相连的FPGA的BANK16的VCCO使用的是1.5V。本项目中的FPGA is available in -2 speed grades ，故VCCINT=1.0V。根据XC7A100T-FGG676I的要求，为了减少电流消耗和确保上电的时候三态，电源上电顺序：1.01.21.83.3/1.5VXC7A100T-FGG676I上没有BANK12和BANK33，据FAE反馈这些BANK其实里面是不接到硅片上的。它们只是为管脚兼容做的。故这些管脚悬空接地接电源都可以。为方便走线计，建议悬空，VCCO_12和VCC_33 pin脚悬空：FPGA和DDR3设计XC7A100T-FGG676I的BANK16基本没有复用脚，故BANK16和DDR3相连。BANK16的VCCO连接到1.5V（其他BANK的VCCO连接到3.3V）。本项目要求1G/2G DDR3相互兼容，故预留了一个DDR3_A13，注意选择的IO口要在一个time group中，XC7A100T-FGG676I和DDR3连接时，DDR3的LDM和UDM需要接地。Note:1）、某些总线在不使用Phase的情况下，是可以使用不在同一个time group， 2）、查看FPGA每个BANK的pin定义，发现H17，E22等，纯粹作为IO口使用，不在任何的time group中，对此IO需注意。DDR3在layout的时候，要求走线等长，而XC7A100T-FGG676I的内部有走线，PAD到Die有延时（该延时表格由逻辑提供），故必须加入PCB走线延时中计算。如下为XC7A100T-FGG676I DDR走线要求：FPGA的Serdes接口XC7A100T-FGG676I的GTP transceiver具有低功耗，数据速率可工作在500Mb/s6.6Gb/s之间，内部高度集成编程模块，使用方便简单，应用于多种场景，GTP transceiver在BANK213和BANK216，一共有8对TX/RX，4对CLK，如下。SERDES信号线和电源设计本项目中只有一对Serdes信号，故使用了TX0_213和TX0_213，CLK使用了CLK0P_213/CLK0N_213The MGTRREF pin should be connected to the MGTAVTT supply through a 100precision external resistor. The resistor calibration circuit provides a controlled current load to the resistor that is connected to the MGTRREF pin. It then senses the voltage drop across the external calibration resistor and uses that value to adjust the internal resistor calibration setting. The quality of the resistor calibration is dependent on the accuracy of the voltage measurement at the MGTRREF pin.根据ug482内容，XC7A100T-FGG676I的BANK213和BANK216的电源是分开的，分别是G11和G10,故该项目中未使用到BANK216，故BANK216的电源MGTAVTT_G11和MGTAVCC_G11直接接地。 G11和G10都接着电源没问题。但是这样有几个坏处：1. 电源拉得比较大，特别