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第五章同步时序电路 5 5集成化的同步时序电路 一 寄存器 寄存器是计算机的主要部件之一 它用来暂时存放数据或指令 触发器 控制门 构成 常用正边沿D触发器或电位触发器 在同一接收命令的作用下控制所有触发器同时接收信息 单一寄存器 寄存器堆 分类 一个封装内只装一个寄存器 一个封装内装有多个寄存器 常用的集成化同步时序电路主要有 寄存器 移位寄存器和计数器 74175型四D触发器中 当接收命令 即时钟脉冲CP 到来时 数码便送到寄存器保存起来 由于寄存器中触发器的状态改变是与时钟脉冲CP同步的 故称为同步送数方式 利用触发器的置 复 位端也可实现送数 达到寄存数码的目的 这种工作方式称为异步送数 寄存器状态改变的时刻与时钟脉冲CP无关 在这两个寄存器中 数码的各位是并行输入的 寄存器寄存的数码也是并行输出的 1 单一寄存器 输入 输出 74175型四D触发器的逻辑图 Rd是异步清零控制端 D1 D4是并行数据输入端 CK为时钟脉冲端 Q1 Q4是并行数据输出端 异步送数的寄存器 输入 输出 低电平有效 八D寄存器 三态输出 共输出控制 共时钟 2 寄存器堆 二 移位寄存器 所谓 移位 就是将寄存器所存各位数据 在每个移位脉冲的作用下 向左或向右移动一位 根据移位方向 常把它分成三种 1 移位寄存器的逻辑结构 根据移位数据的输入 输出方式 又可将它分为四种 串入 串出 串入 并出 并入 串出 并入 并出 串行输入 串行输出串行输入 并行输出并行输入 串行输出并行输入 并行输出 注 移位寄存器的触发器选用主从或边沿触发器 四位并入 串出的左移寄存器 初始状态 设A3A2A1A0 1011 在存数脉冲作用下 Q3Q2Q1Q0 1011 D0 0 D1 Q0 D2 Q1 D3 Q2 下面将重点讨论蓝颜色电路 移位寄存器的工作原理 D0 0 D1 Q0 D2 Q1 D3 Q2 1011 0110 0110 1100 1100 1000 1000 0000 0000 0000 0000 0000 设初态Q3Q2Q1Q0 1011 用波形图表示如下 2 集成化移位寄存器 74LS194 R 右移串行输入 L 左移串行输入 A B C D 并行输入 0 1 1 1 1 00 01 10 11 直接清零 保持 右移 从QA向QD移动 左移 从QD向QA移动 并行输入 三 寄存器和移位寄存器的应用 1 组成寄存器堆 使能 数据输入 地址 寄存命令 译码器 直接清零 8 4寄存器堆 2 串行 并行变换 并行输出 串行输入D6 D0 S1S0 01右移 CK 七位串入并出状态表 3 并行 串行变换 寄存器各输出端状态 QA1QB1QC1QD1QA2QB2QC2QD2 寄存器工作方式 0D0D1D2D3D4D5D6 10D0D1D2D3D4D5 110D0D1D2D3D4 1110D0D1D2D3 11110D0D1D2 111110D0D1 1111110D0 CK 并行输入 S1S0 11 右移 S1S0 01 右移 S1S0 01 右移 S1S0 01 右移 S1S0 01 右移 S1S0 01 七位并入串出状态表 0D0D1D2D3D4D5D6 并行输入 S1S0 11 右移 S1S0 01 4 序列信号发生器 循环 由移位寄存器和组合反馈网络组成 从移存器的某一输出端可以得到周期性的序列码 1 设计步骤 根据给定序列信号的循环长度M 确定移存器位数n 2n 1 M 2n 确定移位寄存器的M个独立状态 将给定的序列码按照移位规律每n位一组 划分为M个状态 若M个状态中出现重复现象 则应增加移存器位数 用n 1位再重复上述过程 直到划分为M个独立状态为止 根据M个不同状态列出移存器的状态顺序表和反馈函数表 求出反馈函数F的表达式 检查自启动性能 画逻辑图 例 设计一个产生100111序列的反馈移位型序列信号发生器 左移 解 确定移存器位数n 因M 6 故n 3 确定移存器的六个独立状态 将序列码100111按照移位规律每三位一组 划分六个状态为100 001 011 111 111 110 其中状态111重复出现 故取n 4 并重新划分六个独立状态为1001 0011 0111 1111 1110 1100 因此确定n 4 用一片74LS194即可 划分六个状态为100 001 011 111 111 110 其中状态111重复出现 重新划分六个独立状态为1001 0011 0111 1111 1110 1100 无重复状态 列状态顺序表和反馈激励函数表 求反馈函数F的表达式 检查自启动性能 修正后的F的K图和移存器状态图 画逻辑电路 移位寄存器用一片74LS194 组合反馈网络可以用SSI门电路实现 电路中 采用了门电路实现反馈函数 四 同步计数器 计数器 用以统计输入脉冲CP个数的电路 计数器的分类 2 按数字的增减趋势可分为加法计数器 减法计数器和可逆计数器 1 按计数进制可分为二进制计数器和非二进制计数器 非二进制计数器中最典型的是十进制计数器 3 按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器 1 二进制同步计数器 1 二进制同步加法计数器 由于该计数器的翻转规律性较强 只需用 观察法 就可设计出电路 因为是 同步 方式 所以将所有触发器的CP端连在一起 接计数脉冲 然后分析状态图 选择适当的JK信号 分析状态图可见 FF0 每来一个CP 向相反的状态翻转一次 所以选J0 K0 1 FF1 当Q0 1时 来一个CP 向相反的状态翻转一次 所以选J1 K1 Q0 FF2 当Q0Q1 1时 来一个CP 向相反的状态翻转一次 所以选J2 K2 Q0Q1 FF3 当Q0Q1Q3 1时 来一个CP 向相反的状态翻转一次 所以选J3 K3 Q0Q1Q3 2 二进制同步减法计数器 分析4位二进制同步减法计数器的状态表 略 很容易看出 只要将各触发器的驱动方程改为 将加法计数器和减法计数器合并起来 并引入一加 减控制信号X便构成4位二进制同步可逆计数器 各触发器的驱动方程为 就构成了4位二进制同步减法计数器 3 二进制同步可逆计数器 2 集成二进制同步计数器举例 1 4位二进制同步加法计数器74161 异步清零 74161具有以下功能 计数 同步并行预置数 RCO为进位输出端 保持 2 4位二进制同步可逆计数器74191 3 非二进制同步计数器 N进制计数器又称模N计数器 当N 2n时 就是前面讨论的n位二进制计数器 当N 2n时 为非二进制计数器 非二进制计数器中最常用的是十进制计数器 集成十进制计数器举例 8421BCD码同步加法计数器74160 8421BCD码同步加法计数器74160 五 集成同步计数器应用 例 用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器 模为16 16 256 1 计数器的级联 2 组成任意进制计数器 1 异步清零法异步清零法适用于具有异步清零端的集成计数器 例 用集成计数器74160和与非门组成的6进制计数器 2 同步清零法 同步清零法适用于具有同步清零端的集成计数器 例 用集成计数器74163和与非门组成的6进制计数器 3 异步预置数法 异步预置数法适用于具有异步预置端的集成计数器 例 用集成计数器74191和与非门组成的余3码10进制计数器 4 同步预置数法 同步预置数法适用于具有同步预置端的集成计数器 例 用集成计数器74160和与非门组成的7进制计数器 例 用74160组成48进制计数器 先将两芯片采用同步级联方式连接成100进制计数器 然后再用异步清零法组成了48进制计数器 解 因为N 48 而74160为模10计数器 所以要用两片74160构成此计数器 3 组成分频器 模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1 N 因此可用模N计数器组成N分频器 解 因为32768 215 经15级二分频 就可获得频率为1Hz的脉冲信号 因此将四片74161级联 从高位片 4 的Q2输出即可 例 某石英晶体振荡器输出脉冲信号的频率为32768Hz 用74161组成分频器 将其分频为频率为1Hz的脉冲信号 4 组成序列信号发生器 序列信号 在时钟脉冲作用下产生的一串周期性的