DDR3走线规则.pdf

3 PCB 设计建议 3 1 Fanout封装设计建议 Hi3716M 的封装为PBGA600 管脚间距0 8 毫米 在PCB 设计时 可以采用四层PCB 板的设计 建议如下分层 TOP 层 信号走线 内一层 地平面层 内二层 电源平面层 BOTTOM 层 信号走线 在成本非常敏感的应用方案中 也可以采用二层PCB 板的设计 PCB 分 层建议如下 TOP 层 信号走线和部分电源走线 BOTTOM 层 地平面层和部分电源走线 PCB 设计注意事项 元器件布局在TOP 层 信号线尽量走TOP 层 滤波小电容可放在 BOTTOM 层 电源管脚用走粗线 尽量保持BOTTOM 层为一个完整的地平面层 主芯片出线推荐过孔大小为8mil 线宽为5mil PCB 材料FR 4 PCB 板厚度为1 6 毫米 铜箔厚度为1 盎司 填充介质介电常数4 2 主芯片出线示例如图3 1 所示 图3 1 主芯片出线示例图 3 2 DDR SDRAM接口电路设计建议 Hi3716M 内部集成了32 位宽的DDR2 DDR3 兼容接口控制器 3 2 1 DDR2 接口设计 DDR2 SDRAM 容量要求为256MB 时 DDR2 接口推荐外接2 片 16bit 数据位宽的DDR2 SDRAM 颗粒 两个16bit 数据位宽的数据 总线DDRA DQ 0 15 和DDRB DQ 0 15 拼成一个32bit 数据位宽的 数据总线 DDRB DQ 0 15 对应32bit 位宽数据总线DQ 16 31 容量要求为512MB 时 DDR2 接口推荐外接4 片8bit 位宽的DDR2 SDRAM 颗粒 外接4 片8bit 数据位宽的DDR2 颗粒时 需要采用至少 4 层PCB 板的设计 外接16bit 数据位宽DDR2 SDRAM 颗粒的情况 下 DDR2 SDRAM 接口连接如图3 2 所示 图3 2 DDR2 SDRAM 16 位接口示意图 在外接8bit 数据位宽DDR2 SDRAM 颗粒的情况下 DDR2 SDRAM 接 口连接如图3 3 所示 图3 3 DDR2 SDRAM 8bit 数据位宽接口示意图 3 2 2 DDR2 信号线阻抗匹配设计 DDR2 信号线阻抗匹配设计分成两种情况 两层板 四层板 3 2 2 1 两层PCB 板设计 DDR2 信号线阻抗匹配设计 DQ 0 31 DM DQS 直接连接 传输线阻抗控制在140 输出方向推荐采用Class I 驱动 SDRAM 接收端ODT 配置为150 输入方向推荐SDRAM 端驱动采用 Half Driver 接受端ODT 配置为150 DQS 的差分线阻抗控制为100 CLK 信号 直接连接 差分线阻抗100 建议采用Class I 驱动 并在靠近接收端 跨接250 电阻 拓扑结构如图3 4 所示 图3 4 CLK 直接连接Class I 驱动拓扑结构 ADDR CTRL 在源端串联Rs 75 电阻 传输线阻抗控制在140 推荐采用Class I 驱 动 拓扑结构如图3 5 所示 图3 5 ADDR CTRL Class I 驱动 3 2 2 2 四层PCB 板设计 DDR2 信号线阻抗匹配设计 DQ 0 31 DM DQS 直接连接 传输线线阻抗控制50 输出方向推荐采用Class I 驱动 SDRAM 接收端ODT 配置为50 输入方向SDRAM 端驱动推荐采用 Full Driver 接收端ODT 配置为75 DQS 的差分线阻抗控制为100 CLK 信号 差分传输线阻抗100 10 驱动单负载应用 建议采用Class I 驱动 并在靠近接收端采用戴维南100 并联匹配 拓扑如图3 6 所示 图3 6 CLK 单负载应用Class I 驱动拓扑结构 DDR DVDDIF 驱动双负载应用 阻抗控制在50 建议采用Class I 驱动 采用T 型拓 扑结构 在分支点上拉50 并保证分支线最短 至少小于主干线1 2 的 长度 拓扑结构如图3 7 所示 图3 7 CLK 双负载应用Class I 驱动T 型拓扑结构 ADDR CTRL 驱动2 个负载时 阻抗控制50 推荐采用T 型拓扑结构 配置为Class I 驱动 slew rate 设为最快 分支点上拉50 或者靠近各接收端分别 串联50 L1 2 L2 如图3 8 图3 9 所示 图3 8 ADDR CTRL 2 个负载Class I 驱动T 型拓扑结构1 图3 9 ADDR CTRL 2 个负载Class I 驱动T 型拓扑结构2 驱动单负载时 应用于4 层板 传输线阻抗控制在50 推荐采用Class I 驱动 3 2 2 3 DDR2接口信号线PCB 走线建议 为了保证DDR2 SDRAM 部分的时序及信号完整性 建议按照如下原 则进行PCB 设计 二层板DDR2 部分完全拷贝海思参考板PCB 设计 包括信号走线 电 源和地走线 PCB 材料参数 PCB 材料FR 4 PCB 板厚度为1 6 毫米 铜箔厚度为1 盎司 填充介质介电常数44 四层板参考以下信号线走线建议 信号线走线建议 理论上如果CLK DQS DQ 0 31 ADDR 0 14 BA 0 2 DM CKE CSN WEN CASN RASN ODT 等所有信号线的长度相 等 则时序达到最优状态 在走线等长处理时 需要首先导入芯片基板上DDR 各信号走线长度 DDR 各信号走线长度建议如表3 1 所示 表3 1 DDR 各信号走线长度 建议 管脚序号 信号名称 基板走线长度 um 基板走线长度 mil A25 DDRA ADR0 10586 49 416 7909449 C16 DDRA ADR1 5372 16 211 5023622 B25 DDRA ADR2 9776 13 384 8870079 C19 DDRA ADR3 7035 63 276 9933071 A23 DDRA ADR4 9253 51 364 3114173 C20 DDRA ADR5 6616 08 260 4755906 B23 DDRA ADR6 8986 36 353 7937008 B19 DDRA ADR7 7064 46 278 1283465 D24 DDRA ADR8 10995 03 432 8751969 B20 DDRA ADR9 7320 18 288 196063 D16 DDRA ADR10 4609 09 181 4602362 C24 DDRA ADR11 8412 54 331 2023622 A19 DDRA ADR12 7929 87 312 1996063 D25 DDRA ADR13 8175 51 321 8704724 A20 DDRA ADR14 8240 83 324 442126 A14 DDRA BA0 7016 07 276 2232283 C15 DDRA BA1 5246 206 5354331 D15 DDRA BA2 4341 97 170 9437008 C25 DDRA CASN 8845 34 348 2417323 A13 DDRA CKE0 7235 05 284 8444882 D22 DDRA CKN0 7072 72 278 4535433 B17 DDRA CKN1 6609 65 260 2224409 C22 DDRA CKP0 6940 43 273 2452756 A17 DDRA CKP1 6616 14 260 4779528 A26 DDRA CSN0 10486 71 412 8625984 管脚序号 信号名称 基板走线长度 um 基板走线长度 mil B11 DDRA DM0 5887 48 231 7905512 C8 DDRA DM1 7971 1 313 8228346 C4 DDRA DQ0 8652 36 340 6440945 B3 DDRA DQ1 11502 4 452 8503937 B2 DDRA DQ2 10216 94 402 2417323 A2 DDRA DQ3 10768 67 423 9633858 C11 DDRA DQ4 5121 24 201 623622 A11 DDRA DQ5 7443 02 293 0322835 D12 DDRA DQ6 4025 06 158 4669291 C12 DDRA DQ7 5037 18 198 3141732 C5 DDRA DQ8 8966 85 353 0255906 D6 DDRA DQ9 7780 15 306 3051181 C6 DDRA DQ10 8576 54 337 6590551 D7 DDRA DQ11 7527 87 296 3728346 C9 DDRA DQ12 7691 31 302 8074803 D9 DDRA DQ13 9698 11 381 8153543 B10 DDRA DQ14 7169 74 282 2732283 A10 DDRA DQ15 7820 3 307 8858268 A4 DDRA DQSN0 8959 07 352 7192913 A7 DDRA DQSN1 9104 7 358 4527559 B4 DDRA DQSP0 9156 59 360 4956693 B7 DDRA DQSP1 9136 28 359 696063 D27 DDRA HI 8492 5 334 3503937 C27 DDRA LO 9520 36 374 8173228 C26 DDRA ODT0 8952 84 352 4740157 B26 DDRA RASN 9698 99 381 85 B13 DDRA RESETN 6394 08 251 7354331 C3 DDRA RTT 10327 9 406 6102362 B14 DDRA WEN 6144 82 241 9220472 G1 DDRB ADR0 8432 16 331 9748031 T1 DDRB ADR1 7794 98 306 8889764 管脚序号 信号名称 基板走线长度 um 基板走线长度 mil H2 DDRB ADR2 7351 03 289 4106299 N2 DDRB ADR3 6317 86 248 7346457 K3 DDRB ADR4 5266 85 207 3562992 M4 DDRB ADR5 4414 67 173 8059055 J4 DDRB ADR6 5117 06 201 4590551 N1 DDRB ADR7 7137 63 281 0090551 J3 DDRB ADR8 5842 230 N4 DDRB ADR9 4610 41 181 5122047 T2 DDRB ADR10 6753 35 265 8799213 H3 DDRB ADR11 6294 91 247 8311024 N3 DDRB ADR12 5247 83 206 6074803 H1 DDRB ADR13 7998 03 314 8830709 M3 DDRB ADR14 5336 12 210 0834646 U3 DDRB BA0 10339 2 407 0551181 U2 DDRB BA1 8764 22 345 0480315 U1 DDRB BA2 8362 06 329 2149606 G2 DDRB CASN 7342 06 289 0574803 V3 DDRB CKE0 9974 96 392 7149606 L1 DDRB CKN0 6709 92 264 1700787 R4 DDRB CKN1 4879 54 192 107874 L2 DDRB CKP0 6717 44 264 4661417 R3 DDRB CKP1 5139 16 202 3291339 G3 DDRB CSN0 6594 66 259 6322835 Y3 DDRB DM2 7086 59 278 9996063 AC1 DDRB DM3 11098 57 436 9515748 AJ1 DDRB DQ16 14503 52 571 0047244 AJ2 DDRB DQ17 14188 8 558 6141732 AK2 DDRB DQ18 12774 42 502 9299213 AJ3 DDRB DQ19 11902 65 468 6082677 Y1 DDRB DQ20 7450 11 293 3114173 Y2 DDRB DQ21 6246 37 245 9200787 管脚序号 信号名称 基板走线长度 um 基板走线长度 mil W2 DDRB DQ22 6118 78 240 8968504 W1 DDRB DQ23 6714 85 264 3641732 AF1 DDRB DQ24 14093 31 554 8547244 AF2 DDRB DQ25 13796 75 543 1791339 AE1 DDRB DQ26 14508 03 571 1822835 AE2 DDRB DQ27 13593 34 535 1708661 AB2 DDRB DQ28 10380 93 408 6980315 AB1 DDRB DQ29 10336 84 406 9622047 AB3 DDRB DQ30 12966 5 510 492126 AA3 DDRB DQ31 11776 95 463 6594488 AG4 DDRB DQSN2 9340 12 367 7212598 AD3 DDRB DQSN3 11702 01 460 7090551 AG3 DDRB DQSP2 9531 46 375 2543307 AD4 DDRB DQSP3 12378 51 487 3429134 B1 DDRB HI 10426 7 410 5 C2 DDRB LO 10014 83 394 2846457 F3 DDRB ODT0 7212 33 283 95 G4 DDRB RASN 4915 91 193 5397638 V4 DDRB RESETN 9930 45 390 9625984 AL1 DDRB RTT 14223 16 559 9669291 U4 DDRB WEN 8416 12 331 3433071 DDR 走线线宽和线间距不能小于4mil DDR 接口中的时钟信号线CKP CKN 应该严格等长 偏差范围 为 50mil 并且建议CLK 的走线长度小于4inch 数据选通信号线DQS 的长度要求如下 DQS 以CK 时钟走线长 度为参照进行走线 允许偏差范围为 500mil DQSP 和DQSN 之间 的走线严格等长 偏差为 50mil 数据信号线DQ 0 31 的长度要求如下 DQ 0 7 以DQS0 的走线 长度为参照进行走线 允许偏差范围为 50mil DQ 8 15 以DQS1 的 走线长度为参照进行走线 允许偏差范围为 50mil DQ 16 23 以 DQS2 的走线长度为参照进行走线 其允许偏差范围为 50mil DQ 24 31 以DQS3 的走线长度为参照进行走线 允许偏差范围 为 50mil 数据掩码信号线DM 的长度要求如下 DM0 以DQS0 的走线 长度为参照进行走线 允许偏差范围为 50mil DM1 以DQS1 的走 线长度为参照进行走线 允许偏差范围为 50mil DM2 以DQS2 的 走线长度为参照进行走线 允许偏差范围为 50mil DM3 以DQS3 的 走线长度为参照进行走线 允许偏差范围为 50mil 地址信号线ADDR 0 14 的长度要求如下 ADDR 0 14 以CLK 时 钟走线长度为参照进行走线 允许偏差范围为 100mil 控制信号线BA 0 2 DM CKE CSN WEN CASN RASN ODT 的长度要求如下 控制信号线以CLK 时钟走线长度为参照进行走线 允许偏差范围 为 100mil 为减小信号反射 建议所有DDR2 SDRAM 接口信号走线避免穿越电源 地分割区域 保持完整的电源地参考平面 在2 层板PCB 设计时传输 线阻抗控制在140 10 在4 层板PCB 设计时传输线阻抗控制在 50 10 DDR2 时钟差分线阻抗控制在100 10 建议PCB 布线设计采用以下原则 所有DDR2 SDRAM 信号走线必须分布在邻近地平面的走线层 避免信号走线穿越电源或地分割区域 必须保证DDR 信号走线都有完 整的参考平面 在信号走线周围及换层过孔附近放置与地连通的过孔 保持良好 的信号回流路径 所有信号线尽量短 并且在走线路径上尽量少打过孔 保证走线 阻抗的连续性 如使用排组 需要注意同一排组上的信号必须属于同一DDR 信号 线组 尤其避免DQS 与地址 控制线分布在同一个组排上 相邻信号走线间距保持在2 3 倍线宽 避免时钟信号紧邻数据 地址总线 避免地址信号紧邻数据信号 DDR2 SDRAM 信号与非DDR2 SDRAM 信号走线间隔至少 20mil 每个VREF pin 要加去耦电容且走线尽量宽 与其他信号线间隔 20mil 25mil 电源滤波建议 DDR2 SDRAM 供电电源滤波建议如下 在每个电源管脚处放置一个100nF 的陶瓷滤波电容 并紧靠供电 管脚摆放 整个 DDR2 SDRAM 功能单元供电电源至少有一个10 F 的对地滤波 电容 VREF 参考电平设计建议如下 根据SSTL 18 协议要求 VREF 参考电压为0 49 DVDDIF 0 51 DVDDIF VREF 分压电阻必需使用1 精度的电阻 为了降低噪 声 VREF 走线宽度不得小于20mil 控制器和DDR2 颗粒的VREF 参考电平分别就近用分压电路得 到 在每个VREF 管脚处放置去耦电容 并紧靠管脚放置 VTT 电源设计建议如下 采用LDO 例如LP2996 产生VTT 电源 每2 3 个VTT 管脚处放置一个去耦电容 并紧靠管脚放置 走线每2 厘米至少放置一个10uF 的电容 3 2 3 DDR3 接口设计 采用DDR3 SDRAM 时 建议采用4 层或4 层以上进行PCB 设计 DDR3 SDRAM 容量要求为256MB 或512MB 时 DDR3 接口推荐外 接2 片16bit 数据位宽的DDR3 SDRAM 颗粒 2 个16bit 位宽的数据总线DDRA DQ 0 15 和DDRB DQ 0 15 拼成一 个32bit 位宽的数据总线 DDRB DQ 0 15 对应32 位宽数据总线的 DQ 16 31 容量要求为1GB 时 DDR3 接口推荐外接4 片8 位宽的DDR3 SDRAM 颗粒 外接16bit 位宽DDR3 SDRAM 颗粒时 DDR3 SDRAM 接口连接如图 3 10 所示 图3 10 DDR3 SDRAM 16 位接口示意图 DDR3 SDRAM 16bits DDR3 SDRAM 16bits 外接4 片8bit 位宽DDR3 SDRAM 颗粒时 DDR3 SDRAM 接口连接如图3 11 所示 图3 11 DDR3 SDRAM 8 位接口示意图 3 2 4 DDR3 信号线阻抗匹配设计 采用DDR3 时 建议至少四层PCB 板设计 3 2 4 1 DDR3信号线阻抗匹配设计 DQ 0 31 DM DQS 直接连接 传输线阻抗控制50 输出方向建议控制SDRAM ODT 为 60 输入方向建议配置SDRAM 输出阻抗为40 接收端ODT 为 60 DQS 差分阻抗控制在100 CLK 信号 差分传输线阻抗100 10 驱动单负载应用 建议靠近接收端采用 戴维南120 并联匹配 如图3 12 所示 图3 12 DDR3 SDRAM 的CLK 信号连接 DDR DVDDIF 驱动双负载应用 建议推荐采用T 型拓扑结构 且分支线保证最短 至 少不能长于主干线的1 2 并在分支点分别上拉60 拓扑结构如图3 13 所示 图3 13 CLK 双负载T 型拓扑结构 ADDR CTRL 阻抗控制50 驱动单负载时 Hi3716M 端串联33 电阻 驱动2 个负载时 推荐采用T 型拓扑结构 在分支点上拉60 保证对 称走线 走线长度分配如图3 14 所示 图3 14 ADDR CTRL 2 个负载T 型拓扑结构 3 2 4 2 DDR3 接口信号线PCB 走线建议 为了保证DDR3 SDRAM 部分的时序及信号完整性 建议按照如下原则 进行PCB 设计 信号线走线建议 理论上如果CLK DQS DQ 0 31 ADDR 0 14 BA 0 2 DM CKE CSN WEN CASN RASN ODT 等所有信号线的长度相等 则效 果达到最优状态 在走线等长处理时 需要首先导入芯片基板上DDR 各信号走线的长度 如表3 1 所示 DDR 走线线宽和线间距不能小于4mil DDR 接口中的时钟信号线CKP CKN 应该严格等长 偏差范围 为 50mil 并且建议CLK 的走线长度小于4inch 数据选通信号线DQS 的长度要求如下 DQS 以CLK 时钟走线 长度为参照进行走线 其走线长度相对于CLK 的走线长 度允许的偏差为 500mil DQSP 和DQSN 之间的走线严格等长 偏差为 50mil 数据信号线DQ 0 31 的长度要求如下 DQ 0 7 以DQS0 的走线 长度为参照进行走线 允许偏差范围为 50mil DQ 8 15 以DQS1 的 走线长度为参照进行走线 允许偏差范围为 50mil DQ 16 23 以 DQS2 的走线长度为参照进行走线 允许偏差范围为 50mil DQ 24 31 以DQS3 的走线长度为参照进行走线 允许偏差范围为 50mil 数据掩码信号线DM 的长度要求如下 DM0 以DQS0 的走线长度为参照进行走线 允许偏差范围为 50mil DM1 以DQS1 的走线长度为参照进行走线 允许偏差范围为 50mil DM2 以DQS2 的走线长度为参照进行走线 允许偏差范围为 50mil DM3 以DQS3 的走线长度为参照进行走线 允许偏差范围为 50mil 地址信号线ADDR 0 14 的长度要求如下 ADDR 0 14 以CLK 时 钟走线长度为参照进行走线 允许偏差范围为 100mil 控制信号线BA 0 2 DM CKE CSN WEN CASN RASN ODT 的长度要 求如下 控制信号线以CLK 时钟走线长度为参照进行走线 允许偏差范围 为 100mil 为减小信号反射 建议所有DDR3 SDRAM 接口信号走线避免穿越电源 地分割区域 保持完整的参考平面 单板PCB 设计时传输线阻抗控制 在50 10 DDR3 时钟差分线阻抗控制在100 10 建议PCB 布线设计采用以下原则 所有DDR3 SDRAM 信号走线必须分布在邻近地平面的走线层 避免信号走线穿越电源或地分割区域 必须保证DDR 信号走线都有完 整的参考平面 信号走线及换层过孔附近放置与地连通的过孔 保持良好的信号 回流路径 所有信号线尽量短 并且在走线路径上尽量少打过孔 保证走线 阻抗的连续性 如使用排组 同一排组上的信号必须属于同一DDR 信号线组 尤 其避免DQS 与地址 控制线分布在同一个组排上 相邻信号走线间距保持在2 3 倍线宽 避免时钟信号紧邻数据 地址总线 避免地址信号紧邻数据信号 DDR3 SDRAM 信号与非DDR3 SDRAM 信号走线间隔至少 20mil 每个VREF pin 要加去耦电容且走线尽量宽 与其他信号线间隔 20mil 25mil 电源滤波建议 DDR3 SDRAM 供电电源滤波建议如下 在每个电源管脚处放置一个100nF 的陶瓷滤波电容 并紧靠供电 管脚摆放 整个 DDR3 SDRAM 功能单元供电电源至少有一个10 F 的对地滤波 电容 VREF 参考电平设计建议如下 根据SSTL 15 协议要求 VREF 参考电压为0 49 DVDDIF 0 51 DVDDIF VREF 分压电阻必需使用1 精度的电阻 为了降低噪 声 VREF 走线宽度不得小于20mil 控制器和DDR3 颗粒的VREF 参考电平分别就近用分压电路得 到 在每个VREF 管脚处放置去耦电容 并紧靠管脚放置 VTT 电源 设计建议如下 采用LDO 例如LP2996 产生VTT 电源 每2 3 个VTT 管脚处放置一个去耦电容 并紧靠管脚放置 走线每2 厘米VTT 长度至少放置一个10 F 的电容 3 3 Flash接口电路设计建议 Flash 接口包括NAND Flash 和SPI Flash Flash 接口的匹配 方式支持下列四种典型方式 外接单片SPI Flash 外接单片NAND Flash 外接两片SPI Flash 外接两片NAND Flash 3 3 1 SPI Flash 匹配设计 外接单片SPI Flash 时 SPI Flash 匹配设计推荐如表3 2 所示 表3 2 单片SPI Flash 匹配设计推荐 信号 2 层板PCB 设计 4 层板PCB 设计 SFC CLK Hi3716M 端串接100 电 阻 Hi3716M 端串接75 电阻 SFC DIO SFC DOI SPI Flash 端串接33 电阻 直接相连 SFC WP SFC HOLD 外接两片SPI Flash 时 SPI Flash 匹配设计推荐如表3 3 所示 表3 3 两 片SPI Flash 匹配设计推荐 信号 2 层板PCB 设计 4 层板PCB 设计 SFC CLK Hi3716M 端串接33 电阻 Hi3716M 端串接33 电阻 SFC DIO SFC DOI 直接相连 直接相连 SFC WP SFC HOLD 3 3 2 NAND Flash 匹配设计 NAND Flash 接口支持8 位宽的SLC 和MLC 的NAND Flash 器件外接 单片NAND Flash 时 匹配设计推荐如表3 4 所示 表3 4 单片NAND Flash 匹配设计推荐 信号 2 层板PCB 设计 4 层板PCB 设 计 NF WEN NF REN Hi3716M 端串接50 电阻 直接相连 NF CLE NF ALE 信号 2 层板PCB 设计 4 层板PCB 设计 NF WEN NF REN Hi3716M 端串接50 电阻 直接相连 NF CLE NF ALE DQ 0 7 信号线设计建议 为减小信号反射 建议所有的信号线不要穿越电源和地分割区域 保持 完整的电源地参考平面 2 层PCB 板传输线阻抗控制在140 10 4 层PCB 板传输线阻抗控制在50 10 建议PCB 设计采用以下原 则 建议所有信号走线分布在邻近地平面的走线层 避免信号走线穿 越电源或地分割区域 尽量保证信号走线都有完整的参考平面 在信号走线周围及换层过孔附近放置与地连通的过孔 保持良好 的信号回流路径 所有信号线尽量短 并且在走线路径上尽量少打过孔 保证走线 阻抗的连续性 相邻信号走线间距保持在2 3 倍线宽 避免地址信号紧邻数据信号 各数据信号线尽量保持等长 1 3 4 以太网接口电路设计建议 2 3 4 2 MII接口设计建议 控制接口MDCK 和MDIO 匹配设计推荐如表3 6 所示 表3 6 MDCK MDIO 匹配设计推荐 信号 2 层板PCB 设计 4 层板PCB 设计 MDCK Hi3716M 端串接50 电阻 Hi3716M 端串接33 电阻 MDIO 直接相连 直接相连 MII 接口各信号匹配设计推荐如表3 7 所示 表3 7 MII 接口各信号匹配设计推荐 信号名称 2 层板PCB 设计 4 层板PCB 设计 MII0 RXCK PHY 端串联100 电阻 PHY 端串联33 电阻 MII0 RXD 0 3 PHY 端串联100 电阻 PHY 端串联33 电阻 MII0 TXCK PHY 端串联100 电阻 PHY 端串联33 电阻 MII0 TXD 0 3 Hi3716M 端串联100 电阻 MII0 TXD 0 1 Hi3716M 端 串联33 电阻 MII0 TXD 2 3 直接相连 MII1 RXCK PHY 端串联100 电阻 PHY 端串联33 电阻 MII1 RXD 0 3 PHY 端串联100 电阻 PHY 端串联33 电阻 MII1 TXCK PHY 端串联100 电阻 PHY 端串联33 电阻 MII1 TXD 0 3 Hi3716M 端串联100 电阻 Hi3716M 端串联33 电阻 3 4 3 RMII接口设计建议 RMII 接口各信号匹配设计推荐如表3 8 所示 表3 8 RMII 接口各信号匹配设计推荐 信号名称 2 层板PCB 设计 4 层板PCB 设计 RMII0 REFCLK Hi3716M 端串联100 电阻 Hi3716M 端串联33 电阻 RMII0 RXD 0 1 PHY 端串联100 电阻 PHY 端串联33 电阻 RMII0 TXD 0 1 Hi3716M 端串联100 电阻 Hi3716M 端串联33 电 阻 RMII1 REFCLK Hi3716M 端串联100 电阻 Hi3716M 端串联33 电阻 RMII1 RXD 0 1 PHY 端串联100 电阻 PHY 端串联33 电阻 RMII1 TXD 0 1 Hi3716M 端串联100 电阻 Hi3716M 端串联33 电阻 3 5 SCI接口电路设计建议 Hi3716M 集成了2 路SCI 接口 专门用于和SIM 卡进行通讯 SCI 接口各信号匹配设计推荐如表3 9 所示 表3 9 SCI 接口各信号匹 配设计推荐 信号名称 2 层板PCB 设计 4 层板PCB 设计 SIM CLK 3 3V 的 Hi3716M 端上拉560 电阻 到 直接相连 Hi3716M 端上拉 CA 卡 3 3V 再串接33 电阻 560 电阻到3 3V SIM CLK 5V 的 Hi3716M 端上拉560 电阻 到 直接相连 Hi3716M 端上拉 CA 卡 5V 再串接33 电阻 560 电阻到5V SIM DATA 3 3V 直接相连 Hi3716M 端上拉 直接相连 Hi3716M 端上拉 的CA 卡 680 电阻到3 3V 680 电阻到3 3V SIM DATA 5V 的 直接相连 Hi3716M 端上拉 直接相连 Hi3716M 端上拉 CA 卡 680 电阻到5V 680 电阻到5V 1 3 6 USB接口电路设计建议 2 3 6 1 USB PCB 设计建议 为了保证良好的信号质量 USB 端口数据信号线按照差分线方式走线 差分数据线走线控制等长 走线间距保持均匀 USB 差分数据线阻抗 应控制在90 10 的均匀差分阻抗 并且避免靠近时钟芯片如时钟谐振 器 时钟振荡器和时钟驱动器等 USB 走线长度建议控制在5inch 以内 为了达到USB 2 0 高速480MHz 的速度要求 建议PCB 布线设计采用 以下原则 差分数据线走线尽可能短 直 差分数据线对内走线长度严格等 长 差分数据线走线宽度恒定 差分数据线走线间距恒定 走线尽可能在临近地平面的布线层走 线且不要换层 差分数据线走线应有完整的地平面层作为参考平面 不能跨平面 分割 差分数据线走线应尽量用最少的过孔和拐角 拐角可考虑用圆弧 或者45 度角 避免直角 以减少反射和阻抗变化 差分数据线走线上不允许有分叉 避免邻近其它高速周期信号和大电流信号 并保证间距大于 50mil 以减小串扰 此外 还应远离低速非周期信号 保证至少20mil 的距离 3 6 2 USB功能单元供电电源设计 Hi3716M 集成了2 路USB 2 0 Host 接口 USB 功能单 元的供电电源和地管脚分为AVDD33 USB 和 AVSS USB DVDD USB 和DVSS USB 分别对应 3 3V 电源和地 内核电源和地 设计建议如下 AVDD33 USB 和AVSS USB 为模拟3 3V 电源管脚和地 AVDD33 USB 电源电平偏差应控制在 7 以内 建议使用磁珠来隔离 USB 模拟3 3V 电源和单板数字 3 3V 电源 滤波电容就近放置 靠近AVDD33 USB 和 AVSS USB 管脚 AVSS USB 为模拟地 建议USB 模拟地平面就近与数字地单点 相连 DVDD USB 为内核电源 电平偏差应控制在 5 10 内 USB REXT 管脚需要通过43 2 1 电阻连接到USB 模拟地平 面 USB 对外供电电源建议使用可控开关 例如使用电源开关或 MOSFET 单个USB 对外供电的VBUS 供电线路上并联的电容容量之和需 要大于100 F 3 6 3 USB保护电路设计建议 为了满足ESD 保护等问题的要求 在电路设计时需要考虑在USB 电路 上设计保护电路 为了避免保护器件对USB 走线信号造成衰减 并能 够达到良好的保护效果 建议PCB 设计时采用如下原则 保护器件建议紧靠USB 端口连接器放置 保护器件建议选用低寄生电容的TVS 管保护器件 建议USB 2 0 高速端口保护器件的寄生电容小于2pF 1 3 7 视频DAC 电路设计建议 2 3 7 1 视频DAC PCB 设计建议 为了保证视频DAC 输出的视频图像质量 建议PCB 布线设计采用以下 原则 视频DAC 输出端外接对地匹配电阻尽量靠近Hi3716M 放置 模拟视频滤波电路尽量靠近Hi3716M 放置 视频DAC 输出电流设置电阻Riref 为1 精度电阻 阻值推荐为 1110 单路视频DAC 设计为单负载驱动 如需驱动多个负载 输出多路 视频信号 请考虑使用驱动器 视频DAC 的参考电平输入 输出管脚外接去耦电容建议选用10uF 普通电容并联100nF 的低ESR 陶瓷电容 且电容接地端为视频模拟地 视频DAC 外部去耦参考电压建议选用10nF 陶瓷电容和1nF 电容 对模拟地滤波 建议视频DAC 功能单元有独立的视频模拟地平面 所有模拟信号 参照此平面走线 建议所有模拟信号线在靠近视频模拟地平面的走线层布线 且尽 量不要换层走线 尽量不要使用视频模拟地平面作为其它信号走线的参考平面 走线拐角可考虑用圆弧或者45 度角 避免直角 以减少反射 3 7 2 视频DAC 功能单元供电电源设计建议 模拟电源建议通过电感与单板数字3 3V 电源隔离 滤波参考平面 为AGND VDAC 模拟视频地 模拟视频地平面通过单点与数字地相连 模拟视频3 3V 电源电平偏差尽量控制在 5 以内 2 3 7 3 视频DAC 端口保护电路设计建议 视频DAC 功能单元的供电电源AVDD3V3 VDAC 为视频模拟电源 建 议PCB 设计时采用如下原则 为了满足ESD 保护等问题的要求 在电路设计时需要考虑在视频DAC 输出端口上设计保护电路 建议PCB 设计时采用如下原则 视频输出采用视频Buffer 电路设计 将Hi3716M 的视频端口和接 插件端口隔离开 保护器件建议紧靠视频输出端口连接器放置 保护器件可以考虑使用TVS 管或开关二极管等保护器件 3 8 PLL功能单元电路设计建议 Hi3716M 的 PLL 功 能 单 元 的 供 电 电 源 和 地 分 为 VDDHV25 VDDLV10 VSS PLL 建议PCB 设计时采用如下原则 VDDLV10 为1 0V 的PLL 电源 建议与单板数字1 0V 电源用磁 珠隔开 1 0V 电源电平偏差控制在 5 以内 VDDHV25 为2 5V 的PLL 电源 建议通过磁珠与数字2 5V 电源 隔离 2 5V 电源电平偏差控制在 5 以内 VSS PLL 为PLL 电路的参考地 VDDHV25 和VDDLV10 电源 的去藕电容要求以VSS PLL 为参考地平面 VSS PLL 地平面与单板数 字地通过单点连接 1 3 9 HDMI接口电路设计建议 2 3 9 1 HDMI接口匹配设计 Hi3716M 集成了1 路HDMI 输出接口 HDMI 接口各信号匹配设计推荐如表3 10 所示 表3 10 HDMI 接口各信号匹配设计推荐 信号名称 2 层板PCB 设计 4 层板PCB 设计 TMDS CLK 直连 直连 TMDS DATA 直连 直连 3 9 2 HDMI功能单元电路设计建议 HDMI 接口的时钟和数据为高速差分信号 差分阻抗控制在 100 15 走线长度建议控制在5inch 以内 HDMI REXT 对地 接6K 1 精度电阻 在走线等长处理时 需要首先导入芯片基板上HDMI 各信号走线长度 HDMI 信号走线长度建议如表3 11 所示 表3 11 HDMI 信号走线长度 建议 管脚序号 信号名称 基板走线长度 um 基板走线长度 mil W30 HDMI REX