动态数码管显示.doc

动态数码管显示1. 实验目的学习动态扫描显示的原理及电路的设计。二.实验内容本实验的内容是建立数码管动态扫描显示模块,具体内容如下:1.在试验箱上完成LED数码管的动态显示”1-8”8个数字。2.放慢扫描熟读演示动态显示的原理过程。3. 实验原理 实验箱上的8个数码管都是8段数码管,a、b、c、d、e、f、g、h(是小数点)都分别连接到SEG0-SEG7,8个数码管分别由8个选通信号DIG0-DIG7来选择.被选通的数码管显示数据,其余关闭.如在某一时刻DIG2为低电平”0”,其余选通信号为高电平”1”,这时仅DIG2对应的数码管显示来自段码信号端的数据,二其他的7个数码管呈关闭状态。根据这种电路状态,如果希望8个数码管显示希望的数据,就必须使得8个选通信号DIG0-DIG7分别被单独选通,并在此同时,在段信号输入口加上希望在该对应数码管上显示的数据,于是随着选通信号的扫描就能实现扫描显示的目的.虽然每次只有一个LED显示,但只要扫描的显示的速度够快,由于人的视觉余辉效应,使得我们仍会感觉所有的数码管都在同时显示。四.实验步骤启动Quartus，在需要放工程的地方建立一个空白的文件夹，命名为a1。启动Quartus，Filenew project wizardWhat is the working directory for this project？选择a1文件夹将a1复制到下面的空白框里nextnext选择器件nextnextfinish。 FilenewVHDL File 将编好的程序写入 AssignmentDeviceDevice and pin optionsunused pinsAs input tri-state. Assignmentpin planner 将引脚锁定 DeviceDevice and optionconfigureationuse configuration deviceEPCS4 Processstartstart analysis & Elaboration Start compilation Programmer 选择configuration Start5. 实验程序 实验程序如下所示： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY a1 is port(clk: in std_logic; dig: out std_logic_vector(7 downto 0); seg: out std_logic_vector(7 downto 0);end;ARCHITECTURE one OF a1 ISsignal tmp:std_logic_vector(10 downto 0);signal q:std_logic;signal dig_r: std_logic_vector(7 downto 0);signal seg_r: std_logic_vector(7 downto 0);signal temp: std_logic_vector(2 downto 0);beginprocess(clk)beginif clk event and clk=1then tmp=tmp+1;q=tmp(10);end if;end process;process(q)begin if qevent and q=1then temp=temp+1;end if;end process; with temp select dig_r=01111111 when 000, 10111111 when 001, 11011111 when 010, 11101111 when 011, 11110111 when 100, 11111011 when 101, 11111101 when 110, 11111110 when 111;dig=dig_r; with temp select seg_r=11111001 when 000, 10100100 when 001, 10110000 when 010, 10011001 when 011, 10010010 when 100, 10000010 when 101, 11111000 when 110, 10000000 when 111, 11111111 when others;seg=seg_r;end on