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文档简介

数字跑表设计 赵杰 任务要求 设计一个数字跑表 实现 百分秒 秒 和 分 的计时及显示 秒 和 分 能实现从 00 到 59 的循环计数 百分秒 能实现从 00 到 99 的循环计数 时间显示利用的是开发板上提供的LED数码显示器 时钟信号来源于开发板提供的时钟信号 具有复位 暂停 秒表计数的功能 任务分析 图1数字跑表的系统框图 模块划分 分频模块计数模块显示控制 确定FPGA的规格 百分秒计数器 秒计数器 分计数器 flag1 flag2 pause 跑表模块 clk reset ms h ms l s h s l m h m l 设计方案 秒计数器 分计数器 flag pause reset s h 3 0 s l 3 0 m h 3 0 m l 3 0 clk 接口信号定义 设计输入 modulepaobiao clk reset pause ms h ms l s h s l m h m l inputclk reset pause output 3 0 ms h ms l s h s l m h m l reg 3 0 ms h ms l s h s l m h m l regflag1 flag2 程序主体部分 endmodule 原理图输入Verilog VHDL输入 功能仿真 目的 对设计进行不带器件延时信息的逻辑功能仿真 验证电路功能是否满足设计要求 功能仿真 编写testbench moduletb paobiao regclk reset pause wire 3 0 ms h ms l s h s l m h m l paobiaou paobiao clk reset pause ms h ms l s h s l m h m l 时钟产生模块initialbeginclk 1 b0 endalways 5clk clk 复位信号产生initialbeginreset 1 b0 100reset 1 b1 10reset 1 b0 end 暂停信号产生initialbeginpause 1 b1 300pause 1 b0 119905pause 1 b1 30pause 1 b0 endendmodule 仿真波形 电路综合 门级网表是利用厂商提供的器件库生成的 由与 或 非 寄存器等基本逻辑单元组成的连接关系 该网表可以用来进行门级前仿真 更重要的是还可以用来后端布局布线 综合之后的部分原理图 布局布线 布局 将综合输出的逻辑网表适配到具体FPGA器件的物理单元上布线
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