《模块测试》PPT课件.ppt

VerilogHDL语法和设计进阶 仿真测试武斌 综合与仿真的关系 行为仿真 行为的合理性和算法验证逻辑功能前仿真 RTL级仿真逻辑综合 把RTL级模块转换成门级综合后仿真 用门级模型做验证布局布线 在门级模型基础上加了布线延时布局布线后仿真 与真实电路最接近的验证 Verilog模块的种类和用途 行为模块 VerilogHDL虚电路模块 在仿真时其功能与实体逻辑电路完全一致 用于产生或接受测试信号和数据 验证设计电路各部分的功能指标分配是否合理 但并没有生成实际电路VerilogHDL测试模块 用VerilogHDL描述的模块 可以用来产生测试信号序列并可以接收被测试模块的信号 用于验证所设计的模块是否能正常运行往往不可综合成具体门级电路 结构级转变为行为级 modulemuxtwo out a b sl inputa b sl outputout notu1 ns1 sl and 1u2 sela a nsl and 1u3 selb b sl or 2u4 out sela selb endmodule out VerilogHDL模块的测试 仿真用的Verilog模块 1 虚拟形式的Verilog模块激励模块虚拟外设模块 rom ram 接口等 这部分逻辑不用综合成电路 但为了验证我们的设计其行为必须与真实器件完全一致 2 实例模块 实例调用 建立时钟 regclk initialbeginclk 0 period forever period 2 clk clk end regclk alwaysbegin period 2clk 0 period 2clk 1 end 建立信号 reg 7 0 ain bin regclock initialbeginclock 0 ain 0 bin 3 endalways 5clock clock always posedgeclock beginain ain 2 bin bin 5 end 建立强制激励 initialbegin 10assignq 1 20deassignq end initialbegin 10forceq 0 20releaseq end 在以上两个例子中 在10到20这个时间段内 信号被强制赋值 而别处对该变量的赋值均无效 force的赋值优先级高于assign 如果先使用assign 再使用force对同一信号赋值 则信号的值为force所赋的值 加法器测试模块 timescale10ns 1ns include myadder v moduletest wire 8 0 sumout reg 7 0 ain bin regclock initialbeginclock 0 ain 0 bin 3 endalways 5clock clock always posedgeclock beginain ain 2 bin bin 5 endmyaddermyadder1 clk clock a ain b bin sum sumout endmodule 仿真波形 2 6 4 8 3 8 13 10 0 28 23 18 3 10 17 38 31 24 存储器建模ROM timescale1ns 10psmodulemyrom read data addr read en inputread en input 3 0 addr output 3 0 read data reg 3 0 read data reg 3 0 mem 0 15 initial readmemb my rom data mem always addrorread en if read en read data mem addr endmodule my rom data0000010111000011110100100011111110001001100000011101101000011101 存储器建模RAM timescale1ns 1nsmoduleram data addr ena read write inout 7 0 data input 9 0 addr inputena read write reg 7 0 ram 8 hff 0 assign 20data readendendmoduleRAM模型比ROM模型稍微复杂 它必须具有双向总线实现读写能力 存储器的加载 使用循环把值赋给存储器数组 for i 0 i memsize i i i initializememorymema i wordsize 1 b1 调用 readmem系统任务 从文件mem file txt中 把初始数据存入存储器 mem 的每个单元 readmemb mem file txt mem 注意 上面两项必须写在initial块中 加载这些初始化数据不需要时间 激励源的Verilog模块 timescale1ns 1ns definetimeslice200modulesigs ack clock read write addr data inputack outputclock read write output 15 0 addr inout 7 0 data regclock read write reg 15 0 addr regw r usedtorecordifreadorwritereg 7 0 DataToRam usedtostackthedataassign 10data w r hzz DataToRam initialbeginclock 0 w r 0 DataToRam 0 addr 16 h0000 endalways timeslice 2 clock clock always posedgeack if w r 0 begin 5 timeslice write 1 timeslice write 0 endelsebegin 5 timeslice read 1 timeslice read 0 endalways posedgeack beginDataToRam DataToRam 2 addr addr 1 endendmodule从被测试模块输出的ack信号逐一发出读 写 地址 数据至被测试模块 顶层测试Verilog模块 timescale1ns 1ns include可综合模块 v include外围电路 v include激励信号 v moduletop wire连线定义 Reg初试化块中寄存器定义 initialbegin定义波形记录 输入数据文件 记录输出文件 监视重要信号 记录重要时刻 设置仿真时间等 end 顶层测试Verilog模块 信号模块xh1 clock clk reset rst ack ackn 可综合模块mysj1 clock clk reset rst ack ackn 外围模块ram1 read rd write wrt data databus endmodule 仿真和综合工具概述 常用的仿真工具 Verilog XL NC Verilog ModelSim VeriBest ViewLogic 常用的综合工具 Synplify Exemplar SynopsysExpress SynopsysDesigner 设计示例 仿真 把本模块产生的测试信号data clock clearb 输入实例reg 4bit以观察输出信号qout检查设计正确与否 实例reg 4bit引用了第五章例子hardreg timescale10ns 1ns include hardreg v modulehardreg top regclock clearb reg 3 0 data wire 3 0 qout defineSTIM 100data 4 b 宏定义stim 可使源程序简洁eventend first pass 定义事件end first passinitialbeginclock 0 clearb 1 end 设计示例三 续 initialbegin