《集成电路实验》PPT课件.ppt

EE141 1 集成电路分析与设计 实验1和实验2介绍 何常德 EE141 2 实验一内容 1 反相器的电路仿真2 Layout的认识3 反相器Layout设计4 DRC验证 Diva 5 LVS验证 Dracula 6 LPE PostLayoutSimulation Dracula EE141 3 实验二内容 1 NAND门电路仿真2 NAND门电路Layout设计3 DRC验证4 LVS验证5 LPE PostLayoutSimulation EE141 4 WuxiMI0 5umCMOSProcess PMOSN wellP pplus Island Active PolyMetal1ContactPdiff EE141 5 WuxiMI0 5umCMOSProcess NMOSN nplus Island Active PolyMetal1ContactNdiff EE141 6 实验一内容 1 反相器的电路仿真2 Layout的认识3 反相器Layout设计4 DRC验证5 LVS验证6 LPE PostLayoutSimulation EE141 7 使用Cadence版图工具Virtuoso设计反相器 EE141 8 1登陆 用户名 icer密码 123456 EE141 9 2检查环境 1 在icer目录下有display drf和tech file两个文件 2 有bd07 lvs bd07 lpe divaDRC rul三个文件 这三个文件的位置可以为其他地方 但必须知道其路径 EE141 10 3运行Virtuoso 1 打开一个terminal 2 terminal内运行icfb 3 注意 我是打开terminal 直接运行icfb 命令的 EE141 11 4建立库和单元 1 建立一个库说明 库的名字包含自己的名字和学号的个人信息 以便检查 如 李赛男 学号 0806024102 建的库名为LSN02彭巧君 学号 0806044101 建的库名为PQJ01 2 建立一个单元单元名字统一 以便出错时好处理 反相器单元名 INV与非门单元名 NAND 讲课过程中 我的示例中的库名为 mylab 单元名为inv EE141 12 开始画INV 开始画之前认识一下整体设计的结果 EE141 13 EE141 14 1画N well EE141 15 2PMOS和NMOS的active区 也包括制作衬底接触的active EE141 16 3形成poly si和栅氧化层 EE141 17 4形成NMOS的源漏的掺杂 也包括制作PMOS衬底接触的掺杂 EE141 18 5形成PMOS的源漏的掺杂 也包括制作NMOS衬底接触的掺杂 EE141 19 6形成contact孔以及欧姆接触的重掺杂 EE141 20 7形成金属层 EE141 21 8金属层标注 EE141 22 至此就完成了反相器Layout的设计 但是设计的Layout是否有问题 还需要检查和验证 下面介绍反相器Layout的DRC LVS LPE和PostLayoutSimulation 注意其中的验证步骤 方法和设置 EE141 23 DRC LVS LPE DRC DesignRuleCheckLVS LayoutVersusSchematicLPE LayoutParasiticExtraction DivaandDracula 2020 3 24 Cadence设计系统介绍 EE141 25 Cadence系统概述 版图设计工具 VirtuosoLE 版图验证工具 Diva 版图验证工具 Dracula EE141 26 Cadence概述 为什么要学习Cadence工具 EE141 27 Cadence概述 集成电路发展趋势 EE141 28 Cadence概述 市场需求以及工艺技术的发展使得设计复杂度提高 为满足这样的需求 我们必须掌握最强大的EDA工具 EE141 29 Cadence概述 Synopsys Alta Epic Synopsys IKOS Cadence Compass Synopsys Vantage IKOS Vantage Cadence Synopsys Synopsys Compass MentorGraphics Cadence Avant MentorGraphics Sunrise Synopsys Compass EE141 30 Cadence概述 全球最大的EDA公司提供系统级至版图级的全线解决方案系统庞杂 工具众多 不易入手除综合外 在系统设计 在前端设计输入和仿真 自动布局布线 版图设计和验证等领域居行业领先地位具有广泛的应用支持电子设计工程师必须掌握的工具之一 EE141 31 Cadence概述 System LevelDesignFunctionVerificationEmulationandAccelerationSynthesis Place and RouteAnalog RF andMixed SignalDesignPhysicalVerificationandAnalysisICPackagingPCBDesign EE141 32 集成电路设计流程 客户 功能定义 电路生成 功能验证 测试生成 布局布线 后仿真 EE141 33 Cadence系统概述 版图设计工具 VirtuosoLE 版图验证工具 Diva 版图验证工具 Dracula EE141 34 版图设计工具 VirtuosoLE VirtuosoLayoutEditor 版图编辑大师Cadence最精华的部分在哪里 VirtuosoLayoutEditor 界面漂亮友好 功能强大完备 操作方便高效 EE141 35 版图设计工具 VirtuosoLE 目标 理解LayoutEditor环境 学会如何使用LayoutEditor 学会运行交互DRC LVS 学会将设计转为Streamformat 学会定制版图编辑环境 EE141 36 版图设计工具 VirtuosoLE 主要编辑命令Undo 取消Redo 恢复Move 移动Copy 复制Stretch 拉伸Delete 删除Merge 合并Search 搜索 编辑命令非常友好 先点击命令 然后对目标图形进行操作 EE141 37 版图设计工具 VirtuosoLE 主要创建命令Rectangle 矩形Polygon 多边形Path 互联Label 标签Instance 例元Contact 通孔 现在LSW中选中层 然后点击创建命令 在画相应图形 EE141 38 Cadence系统概述 版图设计工具 VirtuosoLE 版图验证工具 Diva 版图验证工具 Dracula EE141 39 设计流程 EE141 40 版图验证 版图验证的必要性 确保版图绘制满足设计规则确保版图与实际电路图一致确保版图没有违反电气规则可供参数提取以便进行后模拟 EE141 41 Cadence版图验证工具 DivaDiva是Cadence的版图编辑大师Virtuoso集成的交互式版图验证工具 具有使用方便 操作快捷的特点 非常适合中小规模单元的版图验证 DraculaDracula 吸血鬼 是Cadence的一个独立的版图验证工具 按批处理方式工作 功能十分强大 目前是完整芯片验证的标准 EE141 42 版图验证工具 DIVA Diva DesignInteractiveVerificationAutomationDIVA是Cadence软件中的验证工具集 用它可以找出并纠正设计中的错误 它除了可以处理物理版图和准备好的电气数据 从而进行版图和线路图的对查 LVS 外 还可以在设计的初期就进行版图检查 尽早发现错误并互动地把错误显示出来 有利于及时发现错误所在 易于纠正 EE141 43 版图验证工具 DIVA Remark Diva中各个组件之间是互相联系的 有时候一个组件的执行要依赖另一个组件先执行 例如 要执行LVS就先要执行DRC 运行Diva之前 要准备好规则验证文件 这些文件有默认名称 做DRC时的文件应以divaDRC rul命名 版图提取文件以divaEXT rul命名 做LVS时规则文件应以divaLVS rul命名 EE141 44 版图验证工具 DIVA DRC 对IC版图做几何空间检查 以确保线路能够被特定加工工艺实现 ERC 检查电源 地的短路 悬空器件和节点等电气特性 LVS 将版图与电路原理图做对比 以检查电路的连接 与MOS的长宽值是否匹配 LPE 从版图数据库提取电气参数 如MOS的W L值BJT 二极管的面积 周长 结点寄生电容等 并以Hspice网表方式表示电路 EE141 45 DivaDRC检查 要拷贝divaDRC rul到 home icer mylab里 mylab是自己建的库名 每个人根据自己的情况而定 从Verify里选择DRC 如下图设置 点击OK EE141 46 DivaDRC检查 DRC检查结果如下图 errors为0 表示通过检查 EE141 47 版图验证工具 DIVA Diva查错 错误在版图文件中会高亮显示 很容易观察到 另外也可以选择Verify Markers Find菜单来帮助找错 单击菜单后会弹出一个窗口 在这个窗口中单击apply就可以显示第一个错误 同样 可以选择Verify Markers Explain来看错误的原因提示 选中该菜单后 用鼠标在版图上出错了的地方单击就可以了 也可以选择Verify Markers Delete把这些错误提示删除 EE141 48 Cadence系统概述 版图设计工具 VirtuosoLE 版图验证工具 Diva 版图验证工具 Dracula EE141 49 版图验证工具 Dracula Dracula 吸血鬼 是Cadence的一个独立的版图验证工具 它采用批处理的工作方式 Dracula功能强大 目前被认为布局验证的标准 几乎全世界所有的IC公司都拿它作sigh off的凭据 特别是对整个芯片版图的最后验证 一定要交由Dracula处理 EE141 50 版图验证工具 Dracula BasicsofDraculaVerication版图验证与工艺相关 需要工艺信息数据库版图验证输入 版图数据 GDSII格式 网表信息 用于LVS 工艺相关信息 EE141 51 版图验证工具 Dracula Dracula主要功能 1 设计规则检查 DRC2 电气规则检查 ERC3 版图 原理图一致性检查 LVS4 版图参数提取 LPE5 寄生电阻提取 PRE EE141 52 版图验证工具 Dracula Dracula的处理流程 EE141 53 版图验证工具 Dracula HowtoUseDraculaTool创建 获取命令文件 填充设计数据信息 编译命令文件 提交执行文件 查询验证结果报表并修改错误 EE141 54 版图验证工具 Dracula 版图 GDSII格式转换WHY Dracula处理对象是GDSII文件操作步骤 执行 CIW File Export Stream EE141 55 Dracula DRC FunctionofDRC检查布局设计与制程规则的一致性 基本设计规则包括各层width spcing及不同层之间的spcing enclosure等关系 设计规则的规定是基于processvariation equipmentlimitation circuitreliability 特殊情况下 设计规则允许有部分弹性 EE141 56 Dracula LVS DraculaLVS 包含器件提取 步骤 1 把版图的GDSII文件导出到含有LVS规则文件的目录 2 把单元的hspice网单文件导出到含有LVS规则文件的目录 3 更改LVS规则文件中的INDISK和PRIMARY值 4 在控制终端的含LVS规则文件的目录下输入 LOGLVS htv case cir home icer test inv sp 网表的路径 EE141 57 Dracula LVS coninv 网表中单元名 exit PDRACULA g home icer test bd07 lvs LVS规则文件名 f EE141 58 Dracula LVS LVS比较结果查看 按上述步骤执行完LVS后 工作目录下会生成名为lvsout lvs的文件 打开此文件可以查看LVS结果报告 如果版图与电路图匹配 会显示 LAYOUTANDSCHEMATICMATCHED 否则 会列出Discrepancy项 并注有不能匹配的部分在版图中的坐标和网单中的器件名 EE141 59 产生GDSII文件 为LVS做准备 拷贝divaDRC rul到 home icer mylab里 mylab是自己建的库名 每个人根据自己的情况而定 从Verify里选择DRC 如下图设置 点击OK EE141 60 DRACULALVS检查 执行如下指令 1 先在icer下建立一个test文件夹 test文件夹下建一个run的文件夹 使用mkdir test run完成 2 拷贝bd07 lvs和inv gds和INV sp到test文件夹里 修改bd07 lvs如下图中所示 EE141 61 EE141 62 LVS输出报告 报告文件为lvsout lvs EE141 63 LVS输出报告 EE141 64 LVS输出报告 EE141 65 Dracula LPE 在控制终端的含LVS规则文件的目录下输入 PDRACULA g home icer test bd07 lpe LPE规则文件名 f EE141 66 LPE输出带有寄生参数的网表 PRENET DAT EE141 67 LPE输出带有寄生参数的网表 PRENET DAT EE141 68 LPE输出带有寄生参数的网表 PRENET DAT EE141 69 PostLayoutSimulation 利用LPE得到的网表进行后仿真 使用前仿真的激励进行仿真 通常可以把LPE得到的网表做成一个subckt 然后调用 就很方便 后仿