以标准IC制程来研发微型磁场感测器及其应用研究.doc

以标准IC制程来研发微型磁场感测器及其应用研究 IC Researcheson micromagosensors througha standardintegrated circuitprocess andtheir applications 一、中文摘要本篇報告的主要目標是探討如何以標準的IC製程?研製磁場感測器，並嚐試建?感測器的電?模型，以擴大其應用範圍。 基於低雜訊與線性輸出的考?，我們主要是針對?種磁場感測元件的架構進?分析與研製，分別是橫向摺疊型一維差動磁電阻(1-D folding differential lateral mago-resistor,1-D DLMR)與多晶矽閘極霍爾感測元件(Poly-gate Hall-Plate,Poly-HP)。 此外，為求提高?測的準確性與?敏?，特別設計一個合於?出電?用的二級摺疊式?疊型運算放大器(Two-stage foldedcascode OP)。 目前初步的?測結果已證實此運算放大器及其合成?出電?可正常工作，而磁場感測器目前仍在?測中。 Abstract Inthis project,there aretwo magic sensors areconsidered.One isthe one-dimensional(1-D)foldingdifferentiallateralmago-resistor(DLMR),the otheris Poly-gate Hall-Plate(Poly-HP).The formerone is used toenhance themagosensitivity,whereas thelater oneis developedto improvethe linearity.Also,a two-stage foldedcascode OPis designedto implementthe readoutcircuit whichisusedto measurethe outputvoltage inducedwith magicfield.Keywords磁場感測器、差動式磁電阻場、霍爾感測元件、?疊型運算放大器、?出電?。 二、計劃緣由與目的一般磁感測器的應用大都是將磁場感測元件與?出電?以?散方式焊接在印刷電?板(PCB)上，以?測磁場的大小值；惟此種安排，繞線所產生的寄生效應會生成雜訊而使效能?低，影響磁場感測器的精確?，因此我們將?出電?與磁場感測器結合並予以IC化成積體電?，以改善寄生效應並提升測?效能。 市售的霍爾IC商品大都是BJT技術製成的，其功?消耗與?位化特性均較CMOS製程差，所以無法達到低價、高輸入阻抗、?電及?位化等優點，故有?用CMOS技術?整合磁場感測元件與?出電?的構想。 在本計畫中，我們以標準的CMOS製程技術，配合BJT的磁場元件設計觀?，研發新的磁場感測元件，其基本架構如圖一與圖二所示1-2。 圖一的磁場元件是橫向摺疊型一維差動磁電阻，它是用以?測水平方向的磁場強?；而圖二是多晶矽閘極霍爾感測元件，用以?測垂直方向的磁場強?。 至於?出電?方面，擬完成的電?有圖三的一維差動磁電阻的?出電?3與圖四的多晶矽閘極霍爾感測元件?出電?2，該二個電?在研發初期會先用?件在電?板上進?測試，待達到預定的效果後再?IC化，把?出電?直接與感測元件整合在同一顆IC內；其中，最需要克服的難題是雜訊與系統穩定性，以得到較佳的測?結果。 圖一橫向摺疊型一維差動磁電阻。 圖二多晶矽閘極霍爾感測元件。 CC2SC2CC1SC1CC2V-+OP177V+V+V-+V+V-V-+BATTERYV+V-RsRsRfRfRvRvVo1R1R1C1C1VRRaRaRbRbRcRcRvOutputOP177OP177OP177OP177Vo2圖三一維差動磁電阻的?出電?。 圖四多晶矽閘極霍爾感測元件?出電?。 三、磁場感測器的研發我們提出?種架構，分別是橫向摺疊型一維差動磁電阻與多晶矽閘極霍爾感測元件。 橫向摺疊型一維差動磁電阻主要是用?偵測與晶片平?方向的磁場，其電源正極是接在下方Cin電極上，電源負極是接在上方的Cout電極上，而於P+下方形成左右?道大小相同但方向相反的偏壓電?；當磁場由紙面下方往上方射入時，右方差動電?會因磁場影響而有向上磁?，致使電荷快速?積到?屬電極S1上，使S1電極的電荷?積?增加，造成正電壓；同時，左方差動電?也會因磁場影響而有向下的磁?，使到達S2電極的電荷?減少，造成負電壓；配合圖三的一維差動磁電阻的?出電?，我們可以?得S1與S2二個電極間的感應霍爾電壓(21SSHVVV?)。 多晶矽閘極霍爾感測元件主要是用以?測與晶片垂直方向的磁場，其電源正極是接在閘極的左方Gate_in電極上，電源負極是接在閘極的右方Gate_out電極上，而於閘極上方產生一個由左向右?動的偏壓電?；當磁場自晶片上方射入時，偏壓電?會因磁?的影響而於上方的Body_1元件上?積正電荷，造成正電壓，而使上方的MOSFET之汲極電?增加；同時，偏壓電?也會因磁?的影響而於下方的Body_2元件上?積負電荷，造成負電壓，而使下方的MOSFET之汲極電?減少。 配合圖四的多晶矽閘極霍爾感測元件?出電?，可以測得二個MOSFETs間的汲極電?差值，即為霍爾電?(21DDHIII?)，而反推磁場強?大小。 四、?出電?的研發有關?出電?的研發方面，主要是以圖三與圖四所提的一維差動磁電阻?出電?和多晶矽閘極霍爾感測元件?出電?二種架構為基礎，檢視該二個電?可以很明顯地看出，主要的元件是運算放大器(OP)，因此我們以設計具有低雜訊與高增益的運算放大器為首要工作，再搭配R、C等元件?完成?出電?。 圖五所示電?為我們所設計的運算放大器，為?得到高增益與低雜訊的目的，我們採用二階折疊?方式?提高運算放大器的增益4，以摺疊式PMOS差動對為輸入端，因為PMOS輸入較NMOS輸入具有?低的雜訊影響5，且克服?疊限制共模輸入範圍的缺點。 此外，為?得到最大的輸出擺幅，我們在?疊電?的輸出端與第二增益級之間加入直?偏壓調整功能(DC levelshift)，並?用一個MOS作為米?補償電容（M_C），?調整?疊電?上的偏壓電位V_bias，使運算放大器能保證操作在飽和區內，並可減少一般電容在IC中所佔據的面積。 至於?低主動電晶體所產生的雜訊方面，我們將輸出端的主動負載以電?鏡的方式與差動輸入對的偏壓電?共用一個偏壓電?源，藉此?減少主動電晶體的?目4，其晶片佈局如圖?所示。 Vi-Vi+V_biasVoutVddVssM_C圖五二階折疊?式運算放大器電?。 圖?二階折疊?式運算放大器晶片佈局圖圖七至圖九分別?出運算放大器的初步?測結果，其中圖七是共模特性曲線(Common moodcharacteristic curve)、圖八是電位上升變化圖(Slew rate)、圖九是共模輸出範圍(CMR)，相關的?測結果如表一所示。 表一二階折疊?式運算放大器電?測結果。 (C_load=probe)Technique Vdd-Vss OutputSwing Slew rate CMRExperimental resultsTSMC0.35um3.3V3.1VP-P1.428V/?S1.43VP-P Voutp+Guard RingVi-Vi+V bias100u100u圖七共模特性曲線(Common moodcharacteristic curve)。 圖八電位上升變化圖(Slewrate)。 圖九共模輸入範圍(CMR)。 當我們將設計好的運算放大器?取代圖三一維差動磁電阻?出電?中的運算放大器，其?測所得到的結果如圖十所示，當磁場穿透晶片時，可得一具線性之輸出霍爾電壓，可感應出1mT的磁場變化，且磁場需大於1mT始有動作。 1D FoldingMagosensor82.9282.9382.9482.9582.9682.9782.9882.998383.0183.0283.0383.0483.0583.0683.0783.0801234567891011121314151617181920Magic induction(mT)Output Hallvoltage(mV)圖十一維差動磁電阻輸出結果。 結果，當磁場穿透晶片時，可得一具線性之輸出霍爾電壓，可感應出5mT的磁場變化，且磁場需大於10mT始有動作。 圖十一即為多晶矽閘極霍爾感測元件輸出Poly GateHall Plate:Poly HP55.755.855.95656.156.256.356.456.556.656.7010Magic Induction(mT)203040Output HallVoltage(mV)圖十一多晶矽閘極霍爾感測元件輸出結果。 Vin Vout 五、結?本次下線的IC經?測結果證實我們設計出的?出電?與磁場感測元件確實能偵測出微小磁場變動所產生的霍爾效應，確認我們的IC是Work的。 ?、?考文獻1G.M.Sung andS.I.Liu,”Research ona two-dimensional foldingmagicsensorbasing onthe effectof magoresistorand magotransistor”,化學感測器研討會,Mayxx.2S.I.Liu,J.F.Wei andG.M.Sung,”SPICE macromodel ofMAGFET andits applications,”IEEE Trans.Circuits Syst.II,vol.46,no.4,pp.370-375,1999.3G.M.Sung,J.F.Wei andS.I.Liu,“Three typesof2-D lateralmago-resistive sensorswith P+-implant confinement”,IEE Proc.-Circuits DevicesSyst.,vol.147,No.3,pp.158-164,June2000.