数电课件-第六章时序逻辑电路.ppt

分频 定时 产生节拍脉冲和脉冲序列 进行数字运算 分类 按触发方式分 同步计数器和异步计数器 按计数方式分 加法计数器 减法计数器 可逆计数器 按编码方式分 二进制计数器 二 十进制计数器 格雷码计数器 按计数容量分 十进制计数器 六十进制计数器等 6 3 2计数器 用途 累计输入脉冲的个数 一 同步二进制计数器 1 最低位在每次加1时都要翻转 2 其它位 若其后各位均为1时 则加1时该位要翻转 如0011 0100 特点 0001 0010 0011 0100 0101 0110 0111 1000 1 同步二进制加法计数器 实现方式 通过控制每位触发器的T输入端为1或0来控制时钟信号到达时是翻转还是保持 则第i位触发器输入端Ti的逻辑式应为 能实现翻转和保持两种操作的触发器 T触发器 驱动方程 T触发器特性方程 状态方程 输出方程 初值为0000 每经过一个脉冲 状态代码增加1 15个脉冲后 状态代码为为1111 C端输出1 因此C的输出可作为向高位计数器的进位信号 第16个脉冲到来 状态回到0000 此时该计数器又叫十六进制计数器 状态转换图 计数器的容量 计数器能计到最大的数 等于计数器每一位都是1时的数值 因此n位计数器的容量为2n 1 时序图 如果设时钟脉冲的频率为f0 则Q0 Q1 Q2 Q3输出波形的频率依次为f0 2 f0 4 f0 8 f0 16 称之为时钟脉冲的二分频 四分频 八分频 十六分频 因此计数器也称为分频器 器件实例 4位同步二进制计数器74LS161 逻辑图 D3 D0 数据输入端Q3 Q0 数据输出端CLK 边沿触发 上升沿 LD 同步预置数控制端 低电平有效 正常工作应置1同步 受时钟信号控制异步 不受时钟信号控制RD 异步置零输入端 低电平有效 正常工作应该置1C 进位输出端EP ET 工作状态控制端 正常计数时 令ET EP 1 74LS161功能表 时钟信号的逻辑式为 思考 根据计数器工作特点 计数器还有其它实现方法吗 2 其它位 若其后各位均为1时 则加1时该位要翻转 如0011 0100 通过控制时钟信号来实现计数操作 将所有触发器的T置1 同时 令CLK到达时只能加到该翻转的那些触发器的CLK输入端 而不加给那些不该翻转的触发器 1 最低位在每次加1时都要翻转 示例 P283图6 3 14 通过控制时钟信号实现的4位二进制同步加法计数器 原理 多位二进制数做递减运算时 最低位 每减1一次都要翻转 其它位 若该位以下皆为0时 则该位翻转 2 同步二进制减法计数器 0011 0100 0110 0101 0111 1000 控制T触发器的T输入端 实现方法 控制T触发器的CLK输入端 通过控制T端实现同步二进制减法计数器 计数器状态为0000时B 1 B输出的是向高位的借位 2 同步二进制可逆计数器 加 减计数器 设计原理 将加法计数器和减法计数器的输入控制电路部分合并 通过增加其它控制信号 选择是加法计数还是减法计数 有两种实现方式 控制T端控制CLK 集成电路实例 74LS191 驱动方程 U D 0时 即为加法计数器的驱动方程 U D 1时 即为减法计数器的驱动方程 用U D上的高低电平决定加 减 计数脉冲来自同一输入端 U D是加减计数控制端 D0 D3是并行数据输入端 LD 是异步预置数控制端 LD 0时 D0 D3的数据立刻被置入FF0 FF3中 S 是使能控制端 S 1时T0 T3全部为0 FF0 FF3保持不变 C B是进位 借位信号输出端 做加法计数时 Q3Q2Q1Q0 1111时 C B 1 有进位输出 做减法计数时 Q3Q2Q1Q0 0000时 C B 1 有借位输出 CLKO是多个芯片级联时级间串行时钟输出端 CLKO CLKI S C B 在正常工作状态下 S 0时 若C B 1 CLKI输入低电平期间 CLKO端会有一个低电平输出 逻辑框图 74LS191逻辑功能表 通过控制时钟端实现的双时钟可逆计数器 74LS193 所有触发器的T 1 只要有时钟信号就翻转 CLKU端有计数脉冲输入时 做加法计数CLKD端有计数脉冲输入时 做减法计数 特点 加法计数脉冲和减法计数脉冲来自两个不同的脉冲源 加法计数器基本原理 在四位二进制计数器基础上修改 如果从0000开始计数 当计到1001时 则下一个计数脉冲输入后 电路状态回到0000 二 同步十进制计数器 0000 1001之外的状态都能够经由若干脉冲进入到循环之内 具有自启动功能 状态转换图 器件实例 同步十进制加计数器74160 引脚功能同74161 减法计数器基本原理 对二进制减法计数器进行修改 在0000时减 1 后跳变为1001 然后按二进制减法计数就行了 具有自启动功能 状态转换图 同步十进制可逆计数器与同步二进制可逆计数器基本原理一致 只是电路仅用到0000 1001的十个状态 实例器件单时钟 74LS190 芯片的引脚排列和功能与74LS191相同 双时钟 74192 需要某种进制的计数器 又没有现成产品时 需要通过外电路的不同连接 将已有的计数器芯片连成任意进制的计数器 常见的集成计数器芯片主要有十进制 十六进制 12位二进制 14位二进制等 三 任意进制计数器的构成方法 如果计数器有异步置零端 从SM状态译码出一个低电平信号 加到计数器的RD 输入端上 计数器马上被清零 电路共M 1个状态 其中的SM状态为过渡状态 稳定状态依然是M个 现有 N进制计数器 需要 M进制计数器 1 M N 设法跳过多余的N M个状态 如果计数器有同步置零端 置零的低电平从SM 1状态译出 稳定状态共M个 置零法 例 将十进制计数器74160接成六进制计数器 置零法 74160功能表 需要利用其中0000 0101六个状态 应从0110下译出低电平送给RD 0110为过渡状态 共出现7个状态 过渡状态用虚线表示 问题 0110时输出的低电平将计数器内所有触发器同时置零 因此 0110保持的时间很短 动作慢的触发器可能还没有复位 置零的低电平就已经消失了 改进方法 将置零信号用SR锁存器保存 S R 0 1 置零的低电平可持续时钟信号的一个高电平的时间 同步置数方式 在Si状态下输入预置数的低电平 将电路的下一个状态置成Sj状态 中间跳过N M个状态 异步预置方式 增加过渡状态 在Si 1状态下输入置数信号 置数法 适用于有预置数功能的计数器 通过给计数器置入某个数的方法来跳过N M个状态 置数法 例 将十进制计数器74160接成六进制计数器 74160的LD 采用同步方式 因此在电路的0101状态下 译码出0送入LD 同时令D3D2D1D0 0000 则下一个上升沿到达时 电路的状态将被置成0000 置数法 例 将十进制计数器74160接成六进制计数器 74160的LD 采用同步方式 因此在电路的0101状态下 译码出0送入LD 同时令D3D2D1D0 0000 则下一个上升沿到达时 电路的状态将被置成0000 没用的1001 C失去作用 例 将十进制计数器74160接成六进制计数器 想办法将1001这个状态包含到电路有效状态中去 在0100状态下译出0送入LD 并令D3D2D1D0 1001 则电路的下一个状态为1001 此时进位C输出为1 电路的有效状态仍为6个 每经过6个脉冲C输出一个进位 a 并行进位方式 用同一个CLK 低位片的进位输出作为高位片的工作状态控制信号 如74160的EP和ET 2 N M M N1 N2先用前面的方法分别接成N1和N2两个计数器 将N1和N2级连 b 串行进位方式 低位片的进位输出作为高位片的CLK 两片始终同时处于计数状态 例 用74160接成一百进制 并行进位法 当 1 计到1001时 C输出1 2 开始计数 状态增加1 当下个CLK上升沿到达时 1 回到0000 2 停止计数 1 始终处于计数状态 每经过十个脉冲 1 从0000 1001循环一次 2 增加1 例 用74160接成一百进制 串行进位法 当 1 计到1001时 C输出1 2 的CLK输入0 1 2 都工作在计数状态 每经过十个脉冲 1 从0000 1001循环一次 2 增加1 下一个CLK的上升沿到达后 1 回到0000 C回到0 2 的CLK输入变回1 正跳变 2 计入0001 采用整体置零和整体置数法 先将两片接成一个进制数大于M的计数器然后再采用整体置零或整体置数的方法 M不可分解 素数 该方法更具一般性 例 用74160接成二十九进制 首先将两片74160连成100进制计数器 例 用74160接成二十九进制 整体置零 异步 采用整体置零或整体置数的方法 将百进制计数器连成二十九进制计数器 计数状态应为0到28 74160的置零为异步方式 因此应该在计到29时 译出一个低电平信号 输入到两片的RD 例 用74160接成二十九进制 整体置零 异步 采用整体置零或整体置数的方法 将百进制计数器连成二十九进制计数器 计数状态应为0到28 74160的置零为异步方式 因此应该在计到29时 译出一个低电平信号 输入到两片的RD 进位信号 应该从28的这个状态译出 G2 例 用74160接成二十九进制 整体置零 异步 采用整体置零或整体置数的方法 将百进制计数器连成二十九进制计数器 计数状态应为0到28 74160的置零为异步方式 因此应该在计到29时 译出一个低电平信号 输入到两片的RD 进位信号 应该从28的这个状态译出 G2 低电平有效 例 用74160接成二十九进制 采用整体置零或整体置数的方法 将百进制计数器连成二十九进制计数器 74160的预置数控制为同步方式 因此在计到28时 译出一个低电平信号 输入到两片的LD 整体置数 同步 例 用74160接成二十九进制 采用整体置零或整体置数的方法 将百进制计数器连成二十九进制计数器 74160的预置数控制为同步方式 因此在计到28时 译出一个低电平信号 输入到两片的LD 整体置数 同步 进位信号也可从该门引出 低电平有效 同步方式无需过渡状态 可靠性高于异步方式 例 试分析下图所示电路的分频比 即Y与CLK的分频比 西北工业大学1999 解 两片74LS161组成16 16同步二进制计数器 计数到01110111 即119 时 下一个CLK到达后电路同步置0 所以这是一个120进制计数器 电路输出端的D触发器接成了T 触发器 即2分频电路 所以输出Y与CLK的分频比为1 240 原理 设初始状态为1000 输入一个脉冲 1就右移一位 经过4个脉冲后电路状态又回到1000 形成循环 1 环形计数器 若用电路的状态表示输入CLK信号的个数 即可把该电路作为时钟脉冲的计数器 四 移位寄存器型计数器 将移位寄存器首尾相接 令D0 Q3 状态转换图 注意 环形计数器不能自启动 因此工作时必须首先将电路置成有效循环中的某个状态 然后再计数 存在多个循环 若使用其中的一个循环 则其它循环为无效循环 改进 能自启动的4位环形计数器 状态方程 状态转换图 优点 电路结构简单缺点 状态