EDA实验报告 (2)

数字钟的数字钟的 VHDLVHDL 设计设计 1 1 设计任务及要求 设计任务及要求 设计任务 设计任务 设计一台能显示时 分 秒的数字钟 具体要求如下 1 由实验箱上的时钟信号经分频产生秒脉冲 2 计时计数器用 24 进制计时电路 3 可手动校时 能分别进行时 分的校正 4 整点报时 2 2 设计原理 设计原理 1HZ 图 1 数字钟的系统框图 该系统由振荡器 分频器 时 分 秒 计数器 译码器及显示器 校时电路 整点报时电路等组成 石英晶体振荡器和分频器产生整个系统 的时基信号 它直接决定计时系统的精度 秒计数器 采用六十进制计数 器 每累计 60 秒向 分计数器 进位 分计数器 采用六十进制计数器 每累计 60 分向 时计数器 进位 时计数器 采用二十四进制计数器 振荡器分频器 校时电路 秒计数器分计数器 分译码器秒译码器 分显示器秒显示器 时译码器 时计数器 时显示器 报时 按照 24 翻 1 规律计数 时 分 秒 计数器的输出经译码器送显示器 显示 校时电路用来当计时出现误差时对 时 分 秒 进行校对调整 整点报时电路是根据计时系统的输出状态产生一脉冲信号 然后去触发音 频发生器实现报时 3 3 实验前的思考实验前的思考 要实现数字钟功能并显示时间 还要实现时分的校时和整点报时功能 可 分模块来实现 具体可用两个 60 进制 一个 24 进制来实现时钟功能 二选一选择器实现 校时 整点报可直接接一个扬声器实现 同时还要考虑我们用的是七段显示管 可以在编前面三个计数器的时候 直接把译码程序加进去 4 4 具体程序 具体程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity digtalclock is port clk en rs in std logic en1 en2 h m in std logic out1 out2 out3 out4 out5 out6 out std logic vector 6 downto 0 shout out std logic end architecture behave of digtalclock is component mux59 port rs0 en0 clk0 in std logic co0 co1 out std logic a1 b1 out std logic vector 6 downto 0 end component component mux23 port rs0 en0 clk0 in std logic a1 b1 out std logic vector 6 downto 0 end component component mux21 port a b s in std logic y out std logic end component signal x1 x2 y1 y2 std logic begin u1 mux59 port map rs0 rs en0 en clk0 clk a1 out1 b1 out2 co0 x1 u2 mux59 portmap rs0 rs en0 en1 clk0 y1 a1 out3 b1 out4 co0 x2 co1 shout u3 mux23 port map rs0 rs en0 en2 clk0 y2 a1 out5 b1 out6 u4 mux21 port map s m a x1 b clk y y1 u5 mux21 port map s h a x2 b clk y y2 end architecture behave library ieee 60 进制计数器 use ieee std logic 1164 all use ieee std logic unsigned all entity mux59 is port rs0 en0 clk0 in std logic co0 co1 out std logic a1 b1 out std logic vector 6 downto 0 end entity mux59 architecture one of mux59 is begin process clk0 rs0 en0 variable a b std logic vector 3 downto 0 begin if rs0 1 then a others 0 b others 0 elsif en0 1 then if clk0 event and clk0 1 then if a 0 if b 5 then b b 1 co0 0 co1 0 co0 1 co1a1a1a1a1a1a1a1a1a1a1null end case case b is when 0000 b1b1b1b1b1b1null end case end process end library ieee 24 进制计数器 use ieee std logic 1164 all use ieee std logic unsigned all entity mux23 is port rs0 en0 clk0 in std logic a1 b1 out std logic vector 6 downto 0 end entity mux23 architecture one of mux23 is begin process clk0 rs0 en0 variable a b std logic vector 3 downto 0 begin if rs0 1 then a others 0 b others 0 elsif en0 1 then if clk0 event and clk0 1 then if a 3 and b 2 then b others 0 a others 0 elsif a 0 if ba1a1a1a1a1a1a1a1a1a1null end case case b is when 0000 b1b1b1null end case end process end library ieee 二选一选择器 use ieee std logic 1164 all use ieee std logic unsigned all entity mux21 is port a b s in std logic y out std logic end entity mux21 architecture one of mux21 is begin process a b s begin if s 0 then y a else y b end if end process end architecture one 5 5 调试过程 调试过程 1 我将程序分部分来调试 先调试 60 进制和 24 进制 都很顺利通过 二 选一也很容易就通过了 但最终却调试了很久都没出结果 2 仔细检查程序发现了很多小的问题 1 端口名出现了重复 2 例化语句中变量位置出错 3 IF 语句结尾处出现语法错误 4 仿真通过后 硬件连接就是一直不出结果 换了几台机器也还是不行 最 后发现机器的 CLK 都有问题 6 6 测试结果 测试结果 1 在显示管上能正确显示时 分 秒 2 通过两个按键能实现对分和时的快校时 3 整点时扬声器发出蜂呜声 7 7 心得体会 心得体会 1 实验前做好准备是非常重要的 特别是查看一些相关资料 2 在开始编程之前 一定要有一个比较清晰的思路 最好分成多个不同的 模块来实现 这样有利于检查错误 3 具体编各部分程序时 一定要仔细认真 特别各种语法 有些很容易出 错 4 编写完一部分后就编译一