算术运算单元ALU的设计

沈阳理工大学课程设计专用纸 1 算术运算单元算术运算单元 ALUALU 的设计的设计 1 1 设计要求设计要求概述概述 1 进行两个四位二进制数的运算 2 算术运算 A B A B A 1 A 1 3 逻辑运算 A and B A or B A not A xor B 2 功能模块整体结构设计功能模块整体结构设计 1 总体设计概述 总体电路设计原理图 算术运算单元 ALU 总体上由五个模块组成 A B 模块 A 1 模块 A 与 B 和 A 或 B 模块 A 异或 B 和 A 非 控制模块 通过这五个模块实现两个四位二 进制数的算术运算和逻辑运算 2 各个模块的详细描述 A B 模块 A B 可以直接通过 74283 两个四位二进制数加法器直接实现 A B 可以转 换成 A 加上 B 的补码实现 同时再设计一个转换控制端 M M 0 时实现 A B M 1 时实现 A B 最后添加一个总的控制端 K0 K0 0 时该模块不输出结 果 K0 1 时该模块工作 沈阳理工大学课程设计专用纸 2 A B 模块原理图 A B 仿真图如下 A B 仿真图如下 A 1 模块 A 1 如同 A B 一样可以直接通过 74283 两个四位二进制数加法器实现 只 要把 B 设置成 1 A 1 可以转换成 A 加上 1 的补码实现 同时设置一个转换控 沈阳理工大学课程设计专用纸 3 制端 M M 0 时实现 A 1 功能 M 1 时实现 A 1 功能 最后设计一个总的控制 端 K1 K1 0 时该模块不输出结果 K1 1 时该模块正常工作 A 1 模块原理图 A 1 仿真图 A 1 仿真图 沈阳理工大学课程设计专用纸 4 A 与 B 和 A 或 B 模块 A 与 B 直接通过四个与门实现 A 或 B 直接通过四个或门实现 同时设计一 个转换控制端 M M 0 时 A 与 B 工作 M 1 时 A 或 B 工作 最后设计一个总的 控制端 K2 K2 0 时该模块不输出结果 K2 1 时该模块正常工作 A 与 B 和 A 或 B 模块原理图 A 与 B 仿真图 沈阳理工大学课程设计专用纸 5 A 或 B 仿真图 A 异或 B 和 A 非模块 A 异或 B 直接通过四个异或门实现 A 非直接通过四个非门实现 同时设计 一个转换控制端 M M 0 时实现 A 异或 B M 1 时实现 A 非 最后设计一个总 的控制端 K3 K3 0 时该模块不输出结果 K3 1 时该模块正常工作 A 异或 B 仿真图 沈阳理工大学课程设计专用纸 6 A 非仿真图 控制模块 控制模块可以通过 2 位二进制译码器实现 依次控制上述四个模块的总控 制端 K0 K1 K2 K3 从而可以分别独立实现各个模块的功能 2 位二进制译码器真值表 输入端 输出端 C1C2K0K1K2K3 001000 010100 100010 110001 沈阳理工大学课程设计专用纸 7 控制模块原理图 3 设计分析设计分析 ALU 算数运算逻辑单元 可以对两个 4 位操作数执行 3 种算数运算和 5 种逻辑 运算 输入信号为 4 位 r 信号 4 位 s 信号以及进位信号 cin 输出信号为 f 3 0 进位输出信号 c4 进位生成信号 g bar 进位传输信号 p bar 和溢出标志 ovr ALU 的输出信号 f 3 0 还反馈到寄存器和存储器 指令码 I5I4I3 ALU 单元选择 000r s 001s r 010r s 011r or s 100r and s 101 not r and s 110r xor s 111not r xor s ALU 功能选择 源代码 ALU 算数逻辑运算单元的主要功能是根据指令码的要求 分别对两个操作执行 算数逻辑运算单元的 VHDL 程序实现如下 library ieee 沈阳理工大学课程设计专用纸 8 use ieee std logic 1164 all use ieee numeric std all use ieee std logic unsigned all entity alu is port r s in unsigned 3 downto 0 alu ctrl in std logic vector 2 downto 0 cin in std logic f buffer unsigned 3 downto 0 g bar p bar buffer std logic c4 buffer std logic ovr buffer std logic end alu architecture rt1 of alu is signal r1 s1 f1 unsigned 4 downto 0 begin r1 0 s1 if cin 0 then f1 r1 s1 else f1if cin 0 then f1 s1 not r1 else f1if cin 0 then f1 r1 not s1 else f1 f1f1f1f1f1null end case end process f f1 3 downto 0 c4 f1 4 g bar not r 3 and s 3 or r 3 or s 3 and r 2 and s 2 or r 3 or s 3 and r 2 or s 2 and r 1 and s 1 or r 3 or s 3 and r 2 or s 2 and r 1 and s 1 and 沈阳理工大学课程设计专用纸 9 r 0 and s 0 p bar not r 3 or s 3 and r 2 or s 2 and r 1 and s 1 and r 0 and s 0 ovr 1 when f1 4 f1 3 else 0 end rt1 4 逻辑仿真与时序仿真的实现逻辑仿真与时序仿真的实现 5 结果分析及总结结果分析及总结 由运行结果可知 当指令码 alu ctrl 为 0 时 执行加法运算 即 r s 如果进位 为 1 则再加上进位 即 r s 1 图中 2 加 4 加进位 1 得 7 相加之后没有进位 进位输出 c4 即为 0 溢出标志 ovr 为 0 沈阳理工大学课程设计专用纸 10 通过这次 EDA 课程设计 我收获颇多 刚开始看到题目脑海中一点思路没 有 后来通过耐心思考 逐渐把各个模块做出来了 但是在做整体模块中我遇 到了 A B 模块 A 1 模块进位输出有冲突的问题 我于是回过头来重新思考这 两个模块 终于我发现问题所在 整体模块输出成功 在这次 EDA 课程设计中 我不仅学习到了一些新知识 而且锻炼了动手实践能力 最后 在此感谢学校 给我们安排的这一次课程设计 还有各位老师在设计过程中给与我的指导和帮 助 6 参考文献参考文献 1 黄正瑾 在系统编程技术及其应用 南京 东南大学出版社 1997 2 彭介华 电子技术课程设计指导 北京 高等教育出版社 1997 3 李国丽 朱维勇 电子技术实验指导书 合肥 中国科技大学出版社 2000 4 潘松 黄继业 EDA 技术实用教程 北京 科学出版社 2002 沈阳理工大学课程设计专用纸 11 5 郑家龙 王小海 章安