Spartan-14.7平台与ISE软件的入门

Spartan 3 平台与 ISE 软件的入门 一 快速浏览 Spartan 3E Starter Kit 的用户指南 便于以后进行内容 查找 中文用户指南 Spartan 3E Starter Kit Board User Guide mht 英文用户指南 Spartan 3E Starter Kit Board User Guide pdf 二 ISE 软件安装 根据资料自学完成安装 在个人电脑上 ISE 推荐版本 14 7 注意需要破解 即提供 license 三 ISE 软件的初次使用 在 Spartan 3E 开发板上 使用 ISE 软件 完成一个最基本工程 的建立 编程 仿真 下载实现 3 1 1 运行 ISE Design Suite 软件 界面如下 2 新建工程 可参考图书 Xilinx FPGA 开发实用教程 File New Project a 设置顶层文件类型 Top level source type 为 Schematic 原理 图 b 选择工程的保存位置 Location 和工作目录 Working Directory 为 fpgaxunlian c 为工程取名 如 xunlian1 点击 Next 进行下述设置 根据观察我们使用的 Spartan 3E 开发板上的 FPGA 芯片上的字 可 知目标 FPGA 芯片的属性如下 芯片系列 Family Spartan3E 芯片型号 Device XC3S500E 芯片封装 Package FG320 速度等级 Speed 4 注 XILINX 的 FPGA 值越大 速度等 级越高 综合工具 Systhesis Tool 选择 ISE 自带的 XST 仿真工具 Simulator 选择 ISE 自带的 Isim 编程语言 Preferred Language 选择 Verilog 然后 点击 Next 观察 然后 点击 Finish 3 在工程中加入文件 右键点击 xc3s500e 4fg320 执行 New Source 如上图 先建立一个原理的源文件 取名为 Topsch 注意 Add to project 复选框需选中 然后点击 Next 观察 然后点击 Finish 到此建立一张空白原理图 4 使用原理图方式 实现简单功能如下 a LD7 灯点亮 b 通过拨码开关控制 LD6 灯的亮或灭 c 将板上的 50Mhz 的时钟 二分频后输出到 LD5 a 在 symbols 子栏目下 在类型 Categories 中 选择 General 然后从元件 Symbols 中 选择元件 gnd 放置在原理图中 然后 点击 Add Wire 从 gnd 元件上引出一根导线 然后 点击 Add I O Marker 在红色小方块处 电气连接点 点一 下 双击 XLXN 1 将网络名改成 LD7 点击 OK 双击 LD7 在 Nets 中 点击 New 新增属性 如下 点击 OK 在点击 OK 即 将 LD7 的输出端口的引脚锁定到芯片引脚 F8 上 至此 完成 将 gnd 信号输出到 F8 引脚的功能 即将 LD7 灯点亮 低电平点灯 b 选择元件 ibuf 位置为 IO 类别中 放置到原理图中 点击 Add I O Marker 分别在上图的两个电气连接出点击 更改输入端口的网络名称为 SW3 更改输出端口的网络名称为 LD6 双击 SW3 在 Nets 中 增加引脚锁定的设置 即点击 New 然后 输入上述信息 将 SW3 端口锁定到 FPGA 的引脚 N17 点击 OK 在点击 OK 同样 双击 LD6 增加引脚锁定设置 LOC E9 至此 完成拨码开关控制 LD6 灯的功能 c 放入元件 fd 位置在 Flip Flop 类中 即一个 D 触发器 放入元件 inv 位置在 Logic 类中 即一个反相器 对两个元件的位置进行适当调整 选中 INV 执行 Edit Mirror 将元件 INV 的放置方向调整一下 便于连线 进行连线 如下图 加上 IO 端口 如下图 更改端口名称 并锁定引脚 输入 XLXN 4 改为 CLK50 LOC C9 输出 XLXN 5 改为 CLKOUT LOC D11 注 引脚 D11 对应 LD5 灯 原理图画完 注意保存 5 执行综合 仿真 下载 在 Design 子栏目下 选中 Topsch 然后双击 Systhesize XST 进行综合 Console 窗口显示 Process Synthesize XST completed successfully 即成功 然后双击 Implement Design 即执行 成功后 然后进行仿真 仿真部分可以跳过不做 直接下载执行 首先需要增加一个用于仿真的 test 文件 与需要仿真验证的文件 Topsch 关联 生成初始的 top bench v v 文件 Verilog test fixture created from schematic D fpgaxunlian xunlian1 Topsch sch Tue Jan 12 17 36 23 2016 timescale 1ns 1ps module Topsch Topsch sch tb Inputs reg SW3 reg CLK50 Output wire LD7 wire LD6 wire CLKOUT Bidirs Instantiate the UUT Topsch UUT LD7 LD7 SW3 SW3 LD6 LD6 CLKOUT CLKOUT CLK50 CLK50 Initialize Inputs ifdef auto init initial begin SW3 0 CLK50 0 endif endmodule 修改 top bench v v 的内容 增加蓝色的代码 实现输入信号控制 Verilog test fixture created from schematic D fpgaxunlian xunlian1 Topsch sch Tue Jan 12 17 18 38 2016 timescale 1ns 1ps module Topsch Topsch sch tb Inputs reg SW3 reg CLK50 Output wire LD7 wire LD6 wire CLKOUT Bidirs Instantiate the UUT Topsch UUT LD7 LD7 SW3 SW3 LD6 LD6 CLKOUT CLKOUT CLK50 CLK50 Initialize Inputs ifdef auto init initial begin SW3 0 CLK50 0 end endif initial begin CLK50 0 100 SW3 1 150 SW3 0 200 SW3 1 end always begin 10 CLK50 CLK50 end endmodule 在 Implementation 和 Simulation 的选择框中 从当前的选中 Implementation 改为选中 Simulation 选择后仿真 Post Route 右键点击 Simulate Post Place Route Model 选择 Run 点击按钮 Zoom to Full View 观察仿真结果 下载 在 Implementation 和 Simulation 的选择框中 选中 Implementatio 右键点击 Generate Programming File 执行 Run 右键点击 Configure Target Device 执行 Run 选中 Boundary Scan 然后点击按钮 Initialize Chain 选择 Yes 执行 FPGA