CPLD及电子CAD

CPLD CPLD 及电子及电子 CAD CAD 姓名 姓名 学号 学号 组号 组号 同组同学 同组同学 在本学期在本学期 1 1 9 9 周中 我们学习了周中 我们学习了 电子电路电子电路 CADCAD 及可编程逻辑器件及可编程逻辑器件 CPLD CPLD 的理论和实验课 这是我们电气类专业的一门基础课 从而我了解了编程 绘图 的理论和实验课 这是我们电气类专业的一门基础课 从而我了解了编程 绘图 测试 运行 检查等综合设计的相关知识 在连续几周的实验设计中 我基本掌测试 运行 检查等综合设计的相关知识 在连续几周的实验设计中 我基本掌 握了握了 MAX plus MAX plus 的程序 熟知了设计过程 运行程序 在一次又一次的错误中 的程序 熟知了设计过程 运行程序 在一次又一次的错误中 我们执着地摸索 虽然编译程序并不是我所熟悉的我们执着地摸索 虽然编译程序并不是我所熟悉的 C C 语言 但是在老师的指导下 语言 但是在老师的指导下 我们最终克服了机器语言的障碍 成功地完成实验 在课程的最后一节课中 我我们最终克服了机器语言的障碍 成功地完成实验 在课程的最后一节课中 我 们学习了画图软件们学习了画图软件 protel99protel99 在课程的学习中 我不仅学到了专业知识 更学会 在课程的学习中 我不仅学到了专业知识 更学会 了迎难而上不畏困难的精神 了迎难而上不畏困难的精神 下面就是我对于本课程的学习心得体会 下面就是我对于本课程的学习心得体会 的课程中主要运用的工具是 EDA 利用 EDA 工具进行原理图输入设计的优 点是 设计者能利用原有的电路知识迅速入门 完成较大规模的电路系统设计 而不必具备许多诸如编程技 术 硬件语言等新知识 而 EDA 的运行环境是 MAX plusII MAX plusII 提供了功能强大 直观便捷和操作灵活的原理图输入 设计功能 同时还配备了适用于各种需要的元件库 其中包含基本逻辑元件库 如与非门 反向器 D 触发 器等 宏功能元件 包含了几乎所有 74 系列的器件 以及功能强大 性能良好的类似于 IP Core 的巨功能 块 LPM 库 但更为重要的是 MAX plusII 还提供了原理图输入多层次设计功能 使得用户能设计更大规模 的电路系统 以及使用方便精度良好的时序仿真器 以传统的数字电路实验相比为例 MAX plusII 提供原 理图输入设计功能具有显著的优势 能进行任意层次的数字系统设计 传统的数字电路实验只能完成单一层次的设计 使得设计者无法了解和实现多层次的硬件数字系统设计 对系统中的任一层次 或任一元件的功能能进行精确的时序仿真 精度达 0 1ns 因此能发现一切对系统可能产生不良影响的竞争冒险现象 通过时序仿真 能对迅速定位电路系统的错误所在 并随时纠正 能对设计方案作随时更改 并储存入档设计过程中所有的电路和测试文件 通过编译和编程下载 能在 FPGA 或 CPLD 上对设计项目随时进行硬件测试验证 如果使用 FPGA 和配置编程方式 将不会有如何器件损坏和损耗 符合现代电子设计技术规范 传统的数字电路实验利用手工连线的方法完成元件连接 容易对学习 者产生误导 以为只要将元件间的引脚用引线按电路图连上即可 而不必顾及引线的长短 粗细 弯曲方式 可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的问题 以下将详细介绍原理图输入设计方法 但读者应该更多地关注设计流程 因为除了最初的图形编辑输入外 其它处理流程都与文本 如 VHDL 文件 输入设计完全一致 第一章 VHDL 设计方法 用 VHDL 编程语言实现数字系统设 计 一 VHDL 语言 VHDL 语言与其它用剑描述语言相比 其具有更强的硬件描述能力 VHDL 语言具有丰富的仿真语句与库函数 是得在设计早期就可以检查出设计系统的功能可行性 随时可以对 设计系统进行仿真模拟 VHDL 强大的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能 对于用 VHDL 完成的一个确定型设计 可以用 EDA 工具进行逻辑综合和优化并自动将 VHDL 描述设计 准换成门级网表 VHDL 对描述设计具有相对独立性 设计者可以不懂用剑结构和不必管最终目标器件是什么 而进行独立设计 二 VHDL 设计单元 ENTITY 实体 用来说明模型外部输入输出特性 ARCHITECHTURE 构造体 定义模型的内容和功能 每一个构造体必须有一个实体与之相对用 所以两者一般成对出现 实体举例 entity cmpl std 29 30 is port a b c d s in std logic x out std logic end cmpl sig 29 30 GENERIC 类属参量 一种端口界面常数 用来规定端口大小 实体中子元件数目等 与常数不同 常数只能有实体内部赋值 而类属参量可以由实体外部赋值 数据类型通常取 TNERGER 或 TIME 综合器仅支持数据类型为整形的量 PORTS 端口 实体一部分 类似于器件管脚 主要用于信号传输 PORT 一般有 NAME MODE TYPE 端口模式 port m 表达端口模式 可综合的端口模式有 4 种 它们分别是 IN OUT INOUT 和 BUFFER 用于定义端口上数据的流动方向和方式 IN IN 定义的通道为单向只读模式 规定数据只能通过此端口被读入实体中 OUT OUT 定义的通道为单向输出模式 规定数据只能通过此端口从实体向外流出 或者说可以将 实体中的数据向此端口赋值 INOUT INOUT 定义的通道确定为输入输出双向端口 即从端口的内部看 可以对此端口进行赋值 也可以通过此端口读入外部的数据信息 而从端口的外部看 信号既可以从此端口流出 也可以向此端口输 入信号 如 RAM 的数据端口 单片机的 I O 口 BUFFER BUFFER 的功能与 INOUT 类似 区别在于当需要输入数据时 只允许内部回读输出的信 号 即允许反馈 如计数器的设计 可将计数器输出的计数信号回读 以作下一计数值的初值 与 INOUT 模 式相比 BUFFER 回读 输入 的信号不是由外部输入的 而是由内部产生 向外输出的信号 数据类型 BIT 数据类型的信号规定的取值范围是逻辑位 1 和 0 BIT VECTOR 位矢量类型 包含一组位类型 INTEGER 整数数据类型 数据范围 214783647 214783647 综合是要对范围加以限制 常用于循 环语句循环次数 常量 数学函数或模拟仿真 BOOLEAN 布尔数据类型 其值可以为 TURE 或 FALSE NATURAL 自然数据类型 整形子类型 含零和正整数 POSITIVE 正整数类型 REAL 浮点数类型 范围 1 0E38 1 0E38 STD LOGIC 标准逻辑位数据类其包含 9 种取值 U 未初始化 用于仿真 X 强未知 用于仿真 0 强 0 用于仿真和综合 1 强 1 用于仿真和综合 Z 高阻 用于仿真和综合 W 弱未知 用于仿真 L 弱 0 用于仿真和综合 H 弱 1 用于仿真和综合 忽略 用于仿真和综合 若电路中有三态逻辑 Z 必须用 STD LOGIC 或 STD LOGIC Vector 在多值逻辑系统中用 STD LOGIC 或 STD LOGIC Vector 代替 BIT 或 BIT VECTOR 使用该类型数据时必须声明库和程序包说明语句 library ieee use ieee std logic 1164 all 构造体 用来说明内部结构和逻辑功能 必须和实体相联系 构造体运行时并发的 构造体描述方式包括 行为描述 结构描述 混合描述 数据对象 常数 设计中不会变得值 改善代码可读性 便于代码修改 必须在程序包 实体和结构体或进程中说明区域加以说明 一般要赋一初始值 保留字 CONSTANT 例如 CONSTANT WIDTH INTEGER 8 进程语句 是 VHDL 中最重要的语句 具有并行和顺序行为的双重作用 进程和进程语句之间是并行关 系 进程内部是一组连续执行的顺序语句 进程语句与构造体中的其余部分进行交流是靠信号完成的 基本格式如下 进程标号 PROCESS 信号敏感表 IS BEGIN END PROCESS 进程标号 数据对象 信号 可代表连线 内连元件 或端口 用 来给信号赋值 SINGNAL SINGNAL COUNT BIT VECTOR 3 DOWNTO 0 IF RISING EDGE CLK THEN COUNT COUNT 1 END IF 信号在 PACKAGE ENTITY ARCHITERTUE 中声明 信号赋值 SINGNAL TEMP STD LOGIC VECTOR 7 DOWNNTO 0 整体赋值 TEMP 10101010 TEMP AA 逐位赋值 TEMP 7 1 多位赋值 temp 7 DOWNNTO 4 1010 数据对象 变量 仅用于进程和子程序 必须在进程和子程序说明性区域中说明 不能表达连线 和存储元件 保留字 VERIABLE VERIABLE TEMP BIT TEMP 1 变量赋值 整体赋值 TEMP 10101010 TEMP AA 逐位赋值 TEMP 7 1 多位赋值 temp 7 DOWNNTO 4 1010 信号和变量作用范围 信号在进程外说明 作用范围为全局 变量在集成内说明 作用范围为禁城内 信号与变量的区别信号与变量的区别 信号信号 变量变量 赋值符号赋值符号 功能功能 电路的内部链接电路的内部链接 内部数据交换内部数据交换 作用范围作用范围 全局 进程和进程全局 进程和进程 进程的内部进程的内部 之间的通信之间的通信 行为行为 延迟一定时间后才赋值延迟一定时间后才赋值 立即赋值立即赋值 第二章 并行语句 顺序语句 并行语句 VHDL 语言与传统硬件藐视语言最大的不同 有多种语句表达方式 如并行信号赋值语句 进程语句 块语句 条件信号赋值语句 元件例化语句 生 成语句 并行过程调用语句 各种并行语句在结构体中是同步进行的 后者说是并行运行的 器执行方式与书写方式无关 在执行中各种并行语句之间可以有信息交换 也可以是相互独立的 互不相关 异步运行的 如多种时钟时 每一并行语句内部语句的运行方式可以有两种不同方式即 并行执行方式 如块语句 顺序执行方式 如 进程语句 如 WITH SELECT WHEN 语句 library ieee use ieee std logic 1164 all entity cmpl std 29 30 is port a b c d s in std logic x out std logic end cmpl sig 29 30 architectrue logic of cmpl sig 29 30 is begin with s select x a when 00 b when 01 c when 02 d when others end 顺序语句 每一条顺寻语句的执行 指的是仿真时 与他的书写顺序基本一致 顺序语句只能出现在进程 PROCESS 函数 FUNCATION 和过程 PROCEDURE 中 顺序语句包括 赋值语句 流程控制语句 等待语句 子程序调用语句 返回语句 空操作语句 如 IF THEN ELSE 语句 CASE WHEN 语句 顺序语句举例 library ieee use ieee std logic 1164 all entity ttt1 is port en in std logic y out std logic vector 7 downto 0 edn ttt1 architecture logic of ttt1 is signal s1 s2 std logic signal t std logic vector 7 downto 0 begin process s1 s2 en variable v1 v2 std logic begin if en 1 then v1 1 v2 1 s1 1 s2 1 t 0 v1 t 1 v2 t 2 s1 t 3 s2 v1 0 v2 0 s2 0 t 4 v1 t 5 v2 t 6 s1 t 7 s2 end if end process y t end 第三章双向口 状态机 元件例化 双向口举例 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity ldcnt is port clk ld oe in std logic count inout std logic vector 7 downto 0 end ldcnt architecture archldcnt of ldcnt is signal int count std logic vector 7 downto 0 begin cnt process clk begin if rising edge clk then if ld 1 then int count count else int count count 1 end if end process cnt outen process oe int count begin if oe 1 then count int count else count Z end if end process outen end archldcnt 状态机 常用状态机编码方式 二进制状态机编码 格雷码状态机编码 ONE HOT 状态机编码 状态机举例 library ieee use ieee std logic 1164 all entity state machine is port clock reset in std logic timer1 timer2 timer3 timer4 in std logic r y g s out std logic end state machine architecture arch 1 of state machine is type traffic states is red yellow green shan signal sm traffic states begin fsm process clock reset begin if reset 1 then smif timer1 1 then sm if timer2 1 then sm if timer3 1 then sm if timer4 1 then sm sm red end case end if end process fsm r 1 when sm red else 0 g 1 when sm green else 0 y 1 when sm yellow else 0 si 0 b r 0 sel s c t 0 m1 mux2to1 port map c t 1 b r 1 a i 1 sel s i p and not q end archtoplevel 第四章数字钟综合设计 一 实验目的 1 掌握多位计数器相连的设计方法 2 掌握十进制 六进制 二十四进制计数器的设计方法 3 继续巩固多位共用级扫描显示数码管的驱动及编码 4 掌握扬声器的驱动 5 LED 灯的花样显示 6 掌握 EPLD 技术的层次化设计方法 能将数字钟的各个单元电路组合成整机电路 会装配和调试数字钟电路 会制作分频电路 会用中规模集成电路制作出组合逻辑电路和时序逻辑电路 二 实验原理 在同一 EPLD 芯片 EPF10K10 上集成了如下电路模块 1 时钟计数 秒 60 进制 BCD 码计数 分 60 进制 BCD 码计数 时 24 进制 BCD 码计数 2 同时计数器有清零 调分 调时功能 3 在接近整数时间能提供报时信号 4 具有驱动 8 位八段共阴极扫描数码管的片选驱动信号输出和八段字形译码输出 5 扬声器在整点时有报时驱动信号产生 此设计任务分成若干模块 规定每一块的功能和各模块之间的接口 先分做和调试其中之一 然后再将 各模块联合起来联试 对于不同目录下的同一设计 模块说明如下 各种进制的计数及时钟控制模块 扫描分时显示 译码模块 扬声键编码模块 倒计时功能 微秒功能 闹钟功能 各模块都是由 AHDL 语言编写 三 实验程序 60 进制 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity c60jinzhi 29 30 is port clk clr en in std logic carry out std logic ge shi out std logic vector 3 downto 0 end c60jinzhi 29 30 architecture one of c60jinzhi 29 30 is begin process clk clr en variable g std logic vector 3 downto 0 variable s std logic vector 3 downto 0 begin if clr 1 then g 0000 s 0000 elsif clk event and clk 1 then if en 0 then if g 1001 and s 0101 then g 0000 s 0000 carry 1 else if g 1001 and s 0101 then g 0000 s s 1 carry 0 else g g 1 carry 0 end if end if end if end if ge g shi s end process end end 三选一选择器 LIBRARY ieee USE ieee std logic 1164 ALL ENTITY state out 29 30 IS PORT clk clr IN std logic sel IN std logic vector 1 downto 0 hml hmy mmg mms IN std logic vector 3 downto 0 smg sms sfg sfs ssg sss IN std logic vector 3 downto 0 dfg dfs dsg dss IN std logic vector 3 downto 0 speaker control OUT std logic mg ms fg fs sg ss OUT std logic vector 3 downto 0 END state out 29 30 ARCHITECTURE arch 1 OF state out 29 30IS TYPE clock states IS shizhong dingshi miaobiao SIGNAL sm clock states BEGIN fsm PROCESS clk clr BEGIN IF clr 1 THEN sm shizhong ELSIF clk event and clk 1 THEN END IF END PROCESS fsm mg smg WHEN sm shizhong ELSE hml WHEN sm miaobiao ELSE 0000 ms sms WHEN sm shizhong ELSE hmy WHEN sm miaobiao ELSE 0000 fg sfg WHEN sm shizhong ELSE dfg WHEN sm dingshi ELSE mmg WHEN sm miaobiao ELSE 0000 fs sfs WHEN sm shizhong ELSE dfs WHEN sm dingshi ELSE mms WHEN sm miaobiao ELSE 0000 sg ssg WHEN sm shizhong ELSE dsg WHEN sm dingshi ELSE 0000 ss sss WHEN sm shizhong ELSE dss WHEN sm dingshi ELSE 0000 speaker control 0101 then speaker clk1 elsif fs 0000 and fg 0000 and ms 0000 and mg 0000 then speaker clk2 else speaker 0 end if end process end 四 实验电路 五 实验完成的效果 1 具有时 分 秒 计数显示功能 以 24 小时循环计时 2 能够清零 校准小时 分钟功能 3 具有整点报时 59 分 55 56 57 58 59 秒依次低音响 整点高音 间断振铃 4 秒表 需要分频获得 100Hz 频率 5 闹钟 比较 多选一 6 用计数器驱动 8 个 LED 灯 作为数字钟的背景 第五章 Protel 原理图 本课程最后一节可我们学习了画图软件 PROTE199 学习过程如下 实验目的 1 初步掌握 PROTE199 软件的使用 2 了解由 555 组成多谐振荡器 555 组成单稳态触发器 实验原理 当工作电源接通后 通过 R1 R2 对电容 C1 充电 当 VC 上的电压上升到 2 3V1 时 RS 触发器复位 输出为 0 同时 内部放电三极管导通 C1 通过 R2 T 555 内部 放电 当 VC 下降到 1 3V1 时 RS 触 发器置位 输出为 1 实验目的 1 设计电路原理图 包括 装入元器件库 放置及调整元器件位置 编辑元器件属性 绘制原理图 2 电路图的后期处理 包括 检查电路原理图 电路原理图的修饰 3 设计印制电路板 4 生成各种电路原理图报表文件 主要是生成网络表文件 学习总结和感悟学习总结和感悟 通过通过 9 9 周的理论学习和动手实验 在老师和同学们的帮助下 我克服了学习周的理论学习和动手实验 在老师和同学们的帮助下 我克服了学习 中的许多困难与挫折 掌握了该门课程学习方法和基本技能 在挫折与成功中 中的许多困难与挫折 掌握了该门课程学习方法和基本技能 在挫折与成功中 我对这门课产生了浓厚的兴趣 我对这门课产生了浓厚的兴趣 本次实验课的短暂而系统的学习 我深刻体会到编程 设计的乐趣