全局时钟复位设计

根据特权和 eBoy 的设计 我加之以深化 归纳了 3 中我们会用到的复位与亚稳态 问题 1 没有 PLL 2 有一个 PLL 3 多个 PLL 具体如下 1 没有 PLL File Name System Ctrl Author Crazy Bingo Version Quartus II 9 1 Date 2010 12 4 Function 双锁相环系统异步复位 Description module System Ctrl0 input clk FPAG 输入时钟信号 50MHz input rst n 系统复位信号 低有效 output sys rst n 系统复位信号 低有效 reg rst nr1 rst nr2 always posedge clk or negedge rst n begin if rst n rst nr1 0 else rst nr1 1 end always posedge clk or negedge rst n begin if rst n rst nr2 0 else rst nr2 rst nr1 end assign sys rst n rst nr2 endmodule 2 一个 PLL File Name System Ctrl Author Crazy Bingo Version Quartus II 9 1 Date 2010 12 4 Function 双锁相环系统异步复位 Description module System Ctrl1 input clk FPAG 输入时钟信号 50MHz input rst n 系统复位信号 低有效 output sys rst n 系统复位信号 低有效 output clk 125 PLL1 输出 125MHz 时钟 output clk 65 PLL2 输出 65MHz 时钟 PLL 复位信号产生 高有效 异步复位 同步释放输出 wire pll rst PLL 复位信号 高有效 reg rst r1 rst r2 DFF 触发 稳定信号 always posedge clk or negedge rst n begin if rst n rst r1 1 b1 else rst r1 1 b0 end always posedge clk or negedge rst n begin if rst n rst r2 1 b1 else rst r2 rst r1 end assign pll rst rst r2 系统复位信号产生 低有效 异步复位 同步释放 等待两个锁相环都输出稳定的时候 系统释放复位 wire locked PLL 输出有效标志位 高表示 PLL 输出有效 wire sysrst nr0 rst n 系统复位直到 PLL 有效输出 reg sysrst nr1 sysrst nr2 always posedge clk 125 or negedge sysrst nr0 begin if sysrst nr0 begin sysrst nr1 1 b0 sysrst nr2 1 b0 end else begin sysrst nr1 1 b1 sysrst nr2 sysrst nr1 end end assign sys rst n sysrst nr2 例化 PLL1 产生模块 PLL1 PLL1 areset pll rst PLL 复位信号 高电平复位 inclk0 clk PLL 输入时钟 50MHz c0 clk 125 PLL 输出 125MHz 时钟 c1 clk 65 PLL 输出 125MHz 时钟 3 5ns locked locked PLL 输出有效标志位 高表示 PLL 输出有效 endmodule 3 多个 PLL File Name System Ctrl Author Crazy Bingo Version Quartus II 9 1 Date 2010 12 4 Function 双锁相环系统异步复位 Description module System Ctrl input clk1 FPAG 输入时钟信号 50MHz input clk2 FPAG 输入时钟信号 50MHz input rst n 系统复位信号 低有效 output sys rst n 系统复位信号 低有效 output clk 125 PLL1 输出 125MHz 时钟 output clk 125 2 PLL1 输出 125MHz 时钟 3 5ns output clk 65 PLL2 输出 65MHz 时钟 PLL1 PLL2 复位信号产生 高有效 异步复位 同步释放输出 wire pll rst1 PLL1 复位信号 高有效 wire pll rst2 PLL2 复位信号 高有效 reg rst r1 rst r2 DFF 触发 稳定信号 always posedge clk1 or negedge rst n begin if rst n rst r1 1 b1 else rst r1 1 b0 end always posedge clk1 or negedge rst n begin if rst n rst r2 1 b1 else rst r2 rst r1 end assign pll rst1 rst r2 assign pll rst2 rst r2 系统复位信号产生 低有效 异步复位 同步释放 等待两个锁相环都输出稳定的时候 系统释放复位 wire locked1 locked2 PLL 输出有效标志位 高表示 PLL 输出有 效 wire sysrst nr0 rst n 系统复位直到 PLL 有 效输出 reg sysrst nr1 sysrst nr2 always posedge clk 125 or negedge sysrst nr0 begin if sysrst nr0 begin sysrst nr1 1 b0 sysrst nr2 1 b0 end else begin sysrst nr1 1 b1 sysrst nr2 sysrst nr1 end end assign sys rst n sysrst nr2 例化 PLL1 产生模块 PLL1 PLL1 areset pll rst1 PLL1 复位信号 高电平复位 inclk0 clk1 PLL1 输入时钟 50MHz c0 clk 125 PLL1 输出 125MHz 时钟 c1 clk 125 2 PLL1 输出 125MHz 时钟 3 5ns locked locked1 PLL1 输出有效标志位 高表示 PLL1 输出有效 例化 PLL2 产生模块