传统数字电路设计方法与现代数字电路设计方法比较

传统数字电路设计方法与现代数字电路设计方法比较传统数字电路设计方法与现代数字电路设计方法比较 专业 姓名 学号 摘要摘要 本文对 7 段数码管显示功能设计分别采用传统数字电路和现代数字电路 fpga verilog hdl 实现 并对设计流程进行对比 从而得出各个方法的优劣 关键字关键字 7 段数码管显示 传统数字电路 现代数字电路 fpga 1 数字系统设计方法数字系统设计方法 传统的数字系统的设计方法是画出逻辑图 这个图包含 SSI 的门和 MSI 的逻辑功能 然后 人工通过真值表和通过卡诺图进行化简 得到最小的表达式 然后在基于 TTL 的 LSI 芯片 上实现数字逻辑的功能 现代的数字系统设计是使用硬件描述语言 Hardware Description Language HDL 来设 计数字系统 最广泛使用的 HDL 语言是 VHDL 和 Verilog HDL 这些语言允许设计人员通 过写程序描述逻辑电路的行为来设计数字系统 程序能用来仿真电路的操作和在 CPLD FPGA 或者专用集成电路 ASIC 上综合出一个真正的实现 2 传统数字系统设计传统数字系统设计 1 1 设计流程 传统的数字系统设计基于传统的 人工 方式完成 当设计目标给定后 给出设计目标的 真值表描述 然后使用卡诺图对真值表进行化简 得到最小的表达式 然后使用 TTL 的 LSI 电路实现最小的表达式 最后使用调试工具和仪器 对系统进行调试 1 2 功能实现 1 设计目标 在一个共阳极的7段数码管上显示相对应的0 F 的值 2 设计目标的真值表描述 图1 2首先给出了七段数码管的符号表示 当其是共阳极 时 只有相应的段给低电平 0 时 该段亮 否则灭 3 使用卡诺图对真值表进行化简 7段数码管 e 段的卡诺图化简过程如图 得到 e 段的最简单的逻辑表达式 e x3 assign a to g 6 x 3 assign a to g 5 x 2 assign a to g 4 x 3 assign a to g 3 x 3 assign a to g 2 x 3 assign a to g 1 x 3 assign a to g 0 x 3 Endmodule 4 7段数码管 case 语句实现及验证 1 打开 ISE10 1 新建工程 hex7seg 设计参数选择 芯片选择 Spartan3E XC3S1200E 4FG320 顶层设计选择 HDL 仿真器选项选择 ISE Simulator 2 新建名字为 hex7seg 类型为 Verilog Module 的设计文件 并完成设计代码输入 3 新建名字为 seg7 top 类型为 Verilog module 的设计文件 完成设计代码输入 4 新建文件名 seg7 top 类型为 Implementation Constraints File 用户约束文件 seg7 top ucf 使用 Nexys2板卡上的 SW 0 3 开关作为 sw 的输入 an 0 3 和 a to g 0 6 输出作为7段数码管片选 AN0 AN1和 CA CG 的输入信号 按照板子设计在 seg7 top ucf 文件完成引脚位置约束 保存并关闭该文件 5 在管理窗口中双击 Implement Design 选项 完成设计实现 6 在管理窗口中右键点击 Generate Programming File 选择属性 Properities 在 Startup Option 标签栏中的 FPGA Startup Clock 选择 JTAG 7 在管理窗口中双击 Generate Programming File 生成比特流文件 8 在管理窗口中双击 Configure Target Device 出现配置界面 选择配置文件并下载到 芯片中 确认下载成功 9 对设计进行调试和验证 附 7段数码管的行为级描述代码 hex7seg v module hex7seg input wire 3 0 x output reg 6 0 a to g always case x 0 a to g 7 b 1 a to g 7 b 2 a to g 7 b 3 a to g 7 b 4 a to g 7 b 5 a to g 7 b 6 a to g 7 b 7 a to g 7 b 8 a to g 7 b 9 a to g 7 b hA a to g 7 b hb a to g 7 b hC a to g 7 b hd a to g 7 b hE a to g 7 b hF a to g 7 b default a to g 7 b endcase endmodule seg7 top vhd 文件 module hex7seg top input wire 3 0 sw output wire 6 0 a to g output wire 3 0 an output wire dp assign an 4 b0000 assign dp 1 hex7seg D4 x sw a to g a to g endmodule 4 4 结论结论 对于简单点的数字电路从上面的流程可以看出 传统数字电路所有的过程都需要人工完成 试想对于一个包含上百个逻辑门的多输入变量的结构 根本无法使用人工化简卡诺图实现 同时后续的电路调试和设计也需要很高的电路布局和布线的技巧 总而言之 这样的设计 对于复杂数字系统来讲效率太低了 我们需要进一步考虑的问题是 如何使用计算机帮助 设计者简化设计过程 自动地化简卡诺图 并且在芯片内部自动实现布局布线 要实现这 些要求 就必须使用基于可编程逻辑器件的现代数字系统设计流程 但是对于简单的数字 系统 fpga 就显得过于复杂 而且有高成本的劣势 现代数字电路优越性可以归纳为以下几点 1 可编程性 FPGA 中集成了成千上万的逻辑门 高端的 FPGA 还有乘累加器 RAM 锁相 环等 这些资源是可以任意使用的 使用起来相当灵活 而且 FPGA 中的逻辑门并不是像传 统的数字电路具有固定的功能 拿 Altera 的 Stratix 系列器件来说 每个寄存器 D 触发 器 都具有同步复位 置位 异步复位 置位和时钟使能 而且这些控制端都是根据用户 的设计输入由开发