4时序逻辑电路习题解答

4 时序逻辑电路习题解答 62 自我测验题 1 图 T4 1 所示为由或非门构成的基本 SR 锁存器 输入 S R 的约束条件是 A SR 0 B SR 1 C S R 0 D S R 1 1 1 Q Q S R G1G1 G2G2 Q Q R S 图 T4 1 图 T4 2 2 图 T4 2 所示为由与非门组成的基本 SR 锁存器 为使锁存器处于 置 1 状态 其应为 RS A 00 B 01 C 10 D 11RS RS RS RS 3 SR 锁存器电路如图 T4 3 所示 已知 X Y 波形 判断 Q 的波形应为 A B C D 中的 B 假定锁存器的初始状态为 0 1 1 Q Q X Y X Y A B C D 不定 不定 a b 图 T4 3 4 有一 T 触发器 在 T 1 时 加上时钟脉冲 则触发器 A 保持原态 B 置 0 C 置 1 D 翻转 5 假设 JK 触发器的现态 Qn 0 要求 Qn 1 0 则应使 A J K 0 B J 0 K C J 1 K D J K 1 1 6 电路如图 T4 6 所示 实现的电路是 AQQ nn 1 4 时序逻辑电路习题解答 63 Q Q Q 1 Q 1 A A A A CPCP CP CPC1 C1 C1 C1 1D 1S 1R 1J 1K 1J 1K Q QQ Q A B C D 图 T4 6 7 电路如图 T4 7 所示 实现的电路是 nn QQ 1 Q Q QQ CPCPCPCPC1C1C1C1 1T 1S 1R 1D1J 1K A Q Q QQ A B C D 图 T4 7 8 电路如图 T4 8 所示 输出端 Q 所得波形的频率为 CP 信号二分频的电路为 CP Q 1 Q CP Q Q CP Q Q CP Q Q 1 1J1 K1 1C J1 K1 1C D1D1 1C1C A B C D 图 T4 8 9 将 D 触发器改造成 T 触发器 如图 T4 9 所示电路中的虚线框内应是 CP Q 1D C1 T Q 图 T4 9 A 或非门 B 与非门 C 异或门 D 同或门 10 触发器异步输入端的作用是 A 清 0 B 置 1 C 接收时钟脉冲 D 清 0 或置 1 4 时序逻辑电路习题解答 64 11 米里型时序逻辑电路的输出是 A 只与输入有关 B 只与电路当前状态有关 C 与输入和电路当前状态均有关 D 与输入和电路当前状态均无关 12 摩尔型时序逻辑电路的输出是 A 只与输入有关 B 只与电路当前状态有关 C 与输入和电路当前状态均有关 D 与输入和电路当前状态均无关 13 用 n 只触发器组成计数器 其最大计数模为 A n B 2n C n2 D 2 n 14 一个 5 位的二进制加计数器 由 00000 状态开始 经过 75 个时钟脉冲后 此计 数器的状态为 A 01011 B 01100 C 01010 D 00111 15 图 T4 15 所示为某计数器的时序图 由此可判定该计数器为 A 十进制计数器 B 九进制计数器 C 四进制计数器 D 八进制计数器 CP Q0 Q1 Q2 Q3 图 T4 15 16 电路如图 T4 16 所示 假设电路中各触发器的当前状态 Q2 Q1 Q0为 100 请问在 时钟作用下 触发器下一状态 Q2 Q1 Q0为 Q Q 1J 1K C1 CP D R Q0 Q Q 1J 1K C1 Q Q 1J 1K C1 1 Q1Q2 SD RD SD SD RDRD 图 T4 16 4 时序逻辑电路习题解答 65 A 101 B 100 C 011 D 000 17 电路图 T4 17 所示 设电路中各触发器当前状态 Q2 Q1 Q0为 110 请问时钟 CP 作用下 触发器下一状态为 0 Q 1J 1K C1 CP Q0 1 Q 1J 1K C1 2 Q 1J 1K C1 Q1 Q2 RDRDRD D R 图 T4 17 A 101 B 010 C 110 D 111 18 电路如图 T4 18 所示 74LS191 具有异步置数的逻辑功能的加减计数器 其 功能表如表 T4 18 所示 已知电路的当前状态 Q3 Q2 Q1 Q0为 1100 请问在时钟作用下 电路的下一状态 Q3 Q2 Q1 Q0为 0 CTLD 74LS191 Q0Q1Q2Q3 D0D1D2D3 U D CT CO BO LD CP 0000 CP 图 T4 18 A 1100 B 1011 C 1101 D 0000 表 T4 18 74LS191 功能表 LDCTDU CPD0D1D2D3Q0Q1Q2Q3 0 d0d1d2d3d0d1d2d3 100 加法计数 101 减法计数 11 保持 19 下列功能的触发器中 不能构成移位寄存器 A SR 触发器 B JK 触发器 C D 触发器 D T 和 T 触发器 20 图 T4 20 所示电路的功能为 4 时序逻辑电路习题解答 66 CP 0 Q 0 FF D1 1C 1 Q 1 FF D1 1C 2 Q 2 FF D1 1C 3 Q 3 FF D1 1C I D 图 T4 22 A 并行寄存器 B 移位寄存器 C 计数器 D 序列信号发生器 21 4 位移位寄存器 现态 Q0Q1Q2Q3为 1100 经左移 1 位后其次态为 A 0011 或 1011 B 1000 或 1001 C 1011 或 1110 D 0011 或 1111 22 现欲将一个数据串延时 4 个 CP 的时间 则最简单的办法采用 A 4 位并行寄存器 B 4 位移位寄存器 C 4 进制计数器 D 4 位加法器 23 一个四位串行数据 输入四位移位寄存器 时钟脉冲频率为 1kHz 经过 可转换为 4 位并行数据输出 A 8ms B 4ms C 8 s D 4 s 24 由 3 级触发器构成的环形和扭环形计数器的计数模值依次为 A 8 和 8 B 6 和 3 C 6 和 8 D 3 和 6 习 题 1 由或非门构成的基本 SR 锁存器如图 P4 1 所示 已知输入端 S R 的电压波形 试 画出与之对应的 Q 和的波形 Q S R Q Q 1 1 Q Q S R 1 G 2 G 图 P4 1 解 4 时序逻辑电路习题解答 67 Q Q R S 2 由与非门构成的基本 SR 锁存器如图 P4 2 所示 已知输入端 的电压波形 SR 试画出与之对应的 Q 和的波形 Q Q Q S R Q Q S R 1 G 2 G 图 P4 2 解 Q Q S R 3 已知双门锁存器如图 P4 3 所示 试写出该锁存器的特性方程 1 Q A Q B 1 1 R S CP RD SD Q Q 图 P4 3 图 P4 4 解 先写出电路特性表 ABQnQn 1ABQnQn 1 00011001 00111011 01001101 4 时序逻辑电路习题解答 68 01111111 卡诺图 1 00011110 A BQn 0 1 110 1111 Qn 1 BAQQ n1n 4 写出图 P4 4 所示锁存器的特性方程 解 CP 0 时 RD SD 0 Qn 1 Qn CP 1 时 SD S SRR D 0 DD DD 1 RS QRSQ nn 5 钟控 SR 锁存器符号如图 P4 5 a 所示 设初始状态为 0 如果给定 CP S R 的波形如图 P4 5 b 所示 试画出相应的输出 Q 波形 Q 1S C1 1R Q CP S R Q CP S R a b 图 P4 5 解 CP S R Q 6 1 分析图 P4 6 a 所示由 CMOS 传输门构成的钟控 D 锁存器的工作原理 4 时序逻辑电路习题解答 69 Q 1 G1 CP CP TG 1G2 CP CPTG QD TG1 TG2 图 P4 6 a 2 分析图 P4 6 b 所示主从 D 触发器的工作原理 Q 1 CP CP TG G2 TG Q D TG1 TG2 1 1 G4 TG TG4 1 G1G3 TG TG3 CP CP CP CP CP CP 图 P4 6 b 3 有如图 P4 6 c 所示波形加在图 P4 6 a b 所示的锁存器和触发器上 画 出它们的输出波形 设初始状态为 0 CP D 图 P4 6 c 解 1 图所示是用两个非门和两个传输门构成的钟控 D 锁存器 当 CP 1 时 0 C 1 TG1导通 TG2断开 数据 D 直接送到 Q 和端 输出会随 D 的改变而改CQ 变 但 G1 G2没有形成正反馈 不具备锁定功能 此时称电路处于接收数据状态 CP 变 为低电平 0 时 1 C 0 TG1断开 TG2导通 G1 G2形成正反馈 构成双稳态电C 路 由于 G1 G2输入端存在的分布电容对逻辑电平有短暂的保持作用 因此 电路输出 状态将锁定在 CP 信号由 1 变 0 前瞬间 D 信号所确定的状态 2 由两个 D 锁存器构成的主从 D 触发器 采用上升沿触发方式 原理分析可参考 4 2 1 节有关内容 3 D 锁存器输出波形图 CP D Q 4 时序逻辑电路习题解答 70 D 触发器输出波形图 CP D Q 7 图 P4 7 a 所示的为由 D 锁存器和门电路组成的系统 锁存器和门电路的开关 参数如下 锁存器传输延时 tpd DQ 15ns tpd CQ 12ns 建立时间 tSU 20ns 保持时间 tH 0ns 与门的传输延迟时间 tpdAND 16ns 或门的传输延迟时间 tpdOR 18ns 异或门的传输延 迟时间 tpdXOR 22ns 1 求系统的数据输入建立时间 tSUsys 2 系统的时钟及数据输入 1 的波形如图 P4 7 b 所示 假设数据输入 2 和数据输 入 3 均恒定为 0 请画出 Q 的波形 并标明 Q 对于时钟及数据输入 1 的延迟 Q Q 1D 1 C1 1 数据输入1 时钟输入 控制输入 锁存器 数据输入1 时钟 50ns 80ns80ns 10ns10ns 数据输入2 数据输入3 a b 图 P4 7 解 1 系统的数据输入建立时间 tSUsys 或门的传输延迟 异或门的传输延迟 锁存 器的建立时间 与门的传输延迟 tpdOR tpdXOR tSU tpdAND 18ns 22ns 20ns 16 ns 44ns 2 数据输入1 时钟 50ns 80ns80ns 10ns10ns 66ns CP 40ns D Q 15ns12ns 8 有一上升沿触发的 JK 触发器如图 P4 8 a 所示 已知 CP J K 信号波形如图 P4 8 b 所示 画出 Q 端的波形 设触发器的初始态为 0 4 时序逻辑电路习题解答 71 Q Q 1J 1K C1 J CP K J CP K Q a b 图 P4 8 解 Q K J CP 9 试画出如图 P4 9 所示时序电路在一系列 CP 信号作用下 Q0 Q1 Q2的输出电 压波形 设触发器的初始状态为 Q 0 1 Q0 FF0 1J C1 1K Q1 FF0 1J C1 1K Q2 FF0 1J C1 1K CP 1 图 P4 9 解 先画 Q0波形 再画 Q1波形 最后画 Q2波形 CP 0 Q 1 Q 2 Q 10 有一简单时序逻辑电路如图 P4 10 所示 试写出当 C 0 和 C 1 时 电路的状态 方程 Qn 1 并说出各自实现的功能 4 时序逻辑电路习题解答 72 1 1 1K 1J C1 Q CP C X 图 P4 10 解 当 C 0 时 J X K X 为 T 触发器 nnnnn QXQXQKQJQ 1 当 C 1 时 J X XK 为 D 触发器XQKQJQ nnn 1 11 用上升沿 D 触发器和门电路设计一个带使能 EN 的上升沿 D 触发器 要求当 EN 0 时 时钟脉冲加入后触发器也不转换 当 EN 1 时 当时钟加入后触发器正常工作 注 触发器只允许在上升沿转换 解 当 EN 0 Qn 1 Qn 当 EN 1 Qn 1 D 则 令即可 DENQENQ nn 1 1 DENQEND n 1 12 由 JK 触发器和 D 触发器构成的电路如图 P4 12 a 所示 各输入端波形如图 P4 12 b 当各个触发器的初态为 0 时 试画出 Q0和 Q1端的波形 并说明此电路的功 能 D R 0 Q 1 Q B A Q0 Q1 1J C1 1K A 11D C1 Q0 Q1 B a b 图 P4 12 解 B A Q0 Q1 根据电路波形 它是一个单发脉冲发生器 A 可以为随机信号 每一个 A 信号的下 4 时序逻辑电路习题解答 73 降沿后 Q1端输出一个脉宽周期的脉冲 13 时序电路如图 P4 13 a 所示 给定 CP 和 A 的波形如图 P4 13 b 所示 画出 Q1 Q2 Q3的波形 假设初始状态为 0 1J 1K C1 1J 1K C1 1J 1K C1 1 1 1 A R CP Q1 Q2Q3 a A CP Q1 Q2 Q3 b 图 P4 13 解 nn QQ 1 1 1 n QR 31 nnnn QQQQ 231 1 2 nnnn QQQQ 321 1 3 A CP Q1 Q2 Q3 14 分析图 P4 14 示电路 要求 1 写出 JK 触发器的状态方程 2 用 X Y Qn作变量 写出 P 和 Qn 1的函数表达式 3 列出真值表 说明电路完成何种逻辑功能 4 时序逻辑电路习题解答 74 Q Q 1J 1K C1 X Y 1 1 1 P CP P4 14 解 1 nnnnnnn YQXQXYQYXQXYQKQJQ 1 2 XY n Q 1 n QPXY n Q 1 n QP 0000010001 0010110110 0100111010 0111011111 3 串行加法器 15 试分析如图 P4 15 同步时序逻辑电路 并写出分析过程 FF2 1J C1 1K FF1 1J C1 1K FF0 1J C1 1K Q0 Q1Q2 CP 图 P4 15 解 1 写出驱动方程 n n QK QJ 20 20 n n QK QJ 01 01 n nn QK QQJ 22 102 2 写出状态方程 nnnnn QQQQQ 0202 1 0 nnnnn QQQQQ 1010 1 1 nnnn QQQQ 210 1 2 3 列出状态转换真值表 n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n Q n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n Q 000001100000 4 时序逻辑电路习题解答 75 001010101011 010011110010 011100111001 4 画出状态转换图 2 Q 1 Q 0 Q 1 10 00 00 00 00 00 00 01 11 11 11 1 1 11 10 0 0 01 10 00 01 11 11 10 01 1 5 自启动校验 能够自启动 6 结论 具有自启动能力的同步五进制加法计数器 16 同步时序电路如图 P4 16 所示 1 试分析图中虚线框电路 画出 Q0 Q1 Q2波形 并说明虚线框内电路的逻辑功 能 2 若把电路中的 Y 输出和置零端连接在一起 试说明当 X0X1X2为 110 时 整 D R 个电路的逻辑功能 1 D R 1 1 1 Y X0 X1 X2 Q0 0 Q FF0 1J C1 1K R Q1 1 Q FF1 1J C1 1K R Q2 2 Q FF2 1J C1 1K R CP 图 P4 16 解 1 写出每级触发器的状态方程 nnnn QQQQ 012 1 2 nnnnn QQQQQ 0101 1 1 nnn QQQ 02 1 0 分析后 其状态转换图为 4 时序逻辑电路习题解答 76 2 Q 1 Q 3 Q 0 00 00 00 00 01 10 01 10 0 1 10 01 1 1 11 10 0 0 01 11 11 10 00 0 1 11 11 1 所以波形图为 CP 0 Q 1 Q 2 Q 电路是一个同步五进制可以自启动的加法计数器 2 231201 QXQXQXY 当 X1X2X3 110 时 210 QQQY 当 Q2Q1Q0出现 011 状态时 使计数器的状态清 0 故此种情况下 整个0 YRD 电路功能为一个三进制加法计数器 17 试用 D 触发器设计一个同步五进制加法计数器 要求写出设计过程 解 1 状态转换图 2 Q 1 Q 3 Q 0 00 00 00 00 01 10 01 10 0 0 01 11 11 10 00 0 2 状态真值表 n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n Q n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n Q 000001100000 001010101 010011110 011100111 3 求状态方程 4 时序逻辑电路习题解答 77 n Q2 1 2 n Q 0010 0 nnQ Q 01 n Q2 1 1 n Q 0101 0 nnQ Q 01 n Q2 1 0 n Q 1001 0 nnQ Q 01 00011110 0 1 00011110 000111 10 0 1 0 1 nnn QQQ 01 1 2 nnnnn QQQQQ 0101 1 1 nnn QQQ 02 1 0 4 驱动方程 nnQ QD 012 nn QQD 011 nn QQD 020 5 逻辑图 CP FF0 FF2 FF1 Q0Q1 Q2 1D C1 1D C1C1 1D 1 6 自启动检验 18 设计三相步进电机控制器 工作在三相单双六拍正转方式 即在 CP 作用下控制 三个线圈 A B C 按以下方式轮流通电 ACBCBABCA 解 将 A B C 分别由三个触发器 Q2 Q1 Q0 的输出 则可画出状态转换图 2 Q 1 Q 0 Q 100110010 011001101 根据状态转换图列出状态真值表 2 状态真值表 n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n Q n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n Q 000 100110 001101101100 010011110010 011001111 3 求状态方程 4 时序逻辑电路习题解答 78 n Q2 1 2 n Q 100 10 nnnnn QQQQQ 0112 1 2 nnQ Q 01 n Q2 1 1 n Q 00 10 nnQ Q 01 n Q2 1 0 n Q 0 11 0 nnnn QQQQ 012 1 0 nnQ Q 01 00011110 0 1 000111 10 0 1 00011110 0 11 1 1 1 0 nnnnn QQQQQ 0102 1 1 4 逻辑图 CP 1D C1 FF1 1D C1 FF2 Q2 Q1 2 Q 1 Q 1D C1 FF0 Q0 0 Q 1 Q0 1 Q Q2 1 Q1 0 Q Q2 1 Q1 2 Q Q0A B C 4 仿真结果 4 时序逻辑电路习题解答 79 19 表 P4 19 为循环 BCD 码的编码表 试用 JK 触发器设计一个循环 BCD 码十进制 同步加法计数器 并将其输出信号用与非门电路译码后控制交通灯 红灯 R 绿灯 G 和黄 灯 Y 要求一个工作循环为 红灯亮 30 秒 黄灯亮 10 秒 绿灯亮 50 秒 黄灯亮 10 秒 要求写出设计过程 并画出 CP R G 和 Y 的波形图 写出设计过程并用 QuartusII 软件 仿真 表 P4 19 循环 BCD 码 十进制数DCBA十进制数DCBA 0000051110 1000161010 2001171011 3001081001 4011091000 解 1 列出状态真值表 n Q3 n Q2 n Q1 n Q0 1 3 n Q 1 2 n Q 1 1 n Q 1 0 n Q 00000001 00010011 00100110 00110010 0100 1 1 0 1 0101 1 1 1 1 01101110 0111 1 1 1 0 10000000 10011000 10101011 10111001 4 时序逻辑电路习题解答 80 1100 0 0 0 0 1101 0 0 0 0 11101010 1111 0 0 0 1 2 求状态方程 n 3 Q 0000 1 11 1 01 00 01 10 11 n 2 Q n 1 Q n 0 Q 1n 3 Q 10110100 1n 2 Q n 3 Q 0001 1 00 0 00 00 01 10 11 n 2 Q n 1 Q n 0 Q 10110100 nnnnnnnnnnnnnnnn QQQQQQQQQQQQQQQQ 301023201302332 1 3 nnnnnnnnnnnnn QQQQQQQQQQQQQ 232013012332 1 2 1n 1 Q 1n 0 Q n 3 Q 0111 1 10 1 00 00 01 10 11 n 2 Q n 1 Q n 0 Q 10110100 n 3 Q 1100 0 11 0 00 00 01 10 11 n 2 Q n 1 Q n 0 Q 10110100 nnnnnnnnnnnnnn QQQQQQQQQQQQQQ 1301030131301 1 1 nnnnnnnnnnnn nnnnnn QQQQQQQQQQQQ QQQQQQ 012313012313 12313 1 0 3 驱动方程 n QJ 23 nnnn QQQQK 01023 nnn QQQJ 0132 n QK 32 4 时序逻辑电路习题解答 81 nn QQJ 031 nnQ QK 301 nnnnn QQQQQJ 123130 nnnnn QQQQQK 123130 4 电路图 0 Q 1 Q 2 Q Q0 Q1 1J 1J1J C1C1C1 1K 1K 1K Q2 CP 3 Q Q3 1J C1 1K 1 1 1 1 1 5 自启动校验 从状态表可知 无效状态通过几个 CP 脉冲以后能够进入有效循环 所以能够自启 动 6 译码电路设计 真值表 Q3Q2Q1Q0RGYQ3Q2Q1Q0RGY 00001 0 00 0 1001010 00011001000001 00111000100 00100010101 01100100111 11100101100 10100101101 10110101111 表达式 n 3 Q 1110 0 00 0 00 00 01 10 11 n 2 Q n 1 Q n 0 Q 10110100 n 3 Q 0000 1 11 1 01 00 01 10 11 n 2 Q n 1 Q n 0 Q 10110100 n 3 Q 0001 0 00 0 10 00 01 10 11 n 2 Q n 1 Q n 0 Q 10110100 RG Y 0313 QQQQR 13032 QQQQQG 0130123 QQQQQQQY 4 时序逻辑电路习题解答 82 仿真波形 20 图 P4 20 为一个米里型序列检测器的状态转换图 用 D 触发器实现该电路 并用 QuartusII 软件对该电路进行仿真 说明逻辑功能 S0 S1 S2的编码分别为 00 01 11 S Z X 0 0 1 0 1 0 0 0 1 1 0 0 S0 S1 S2 图 P4 20 解 1 根据题意列出电路的状态表 X n Q1 n Q0 1 1 n Q 1 0 n QZ 000000 001010 011110 100010 101110 111001 010 1 0 0 110 0 0 1 2 状态方程 4 时序逻辑电路习题解答 83 X 1 1 n Q 00 00 1 1 nnQ Q 01 1 0 00011110 X Z 00 0 0 10 nnQ Q 01 1 0 00011110 X 1 0 n Q 01 1 1 10 nnQ Q 01 0 1 00011110 101 1 1 QXQQXQn 10 1 0 QXQXQn 1 XQZ 3 输出方程 1 XQZ 4 驱动方程 1011 QXQQXD 100 QXQXD 5 电路图 Z 1D C1 CP 1D C1 X FF0FF1 1 1 1 1 1 Q1 Q0 6 仿真结果 逻辑功能 该电路统计输入 1 的个数 当 X 输入 3 个 1 不需要连续输入 时 输出 Z 为 1 21 设计一个串行编码转换器 把一个 8421BCD 码转换成余 3BCD 码 输入序列 X 和输出序列均由最低有效位开始串行输入和输出 要求将串行编码转换器设计成米 里型状态机 解 如果 8421BCD 码的所有位同时可用 那么码转换器可以用一个 4 输入 4 输出的 组合逻辑电路来实现 但在这里 BCD 码是串行传输的数据 因此 必须用时序逻辑电路 来实现 1 列出状态转换图 表 1 所示为 8421BCD 码和余 3BCD 码的对应表 4 时序逻辑电路习题解答 84 8421BCD 码余 3BCD 码 00000011 00010100 00100101 00110110 01000111 01011000 01101001 01111010 10001011 10011100 状态设定 设初始状态为 S0 当 8421BCD 码第一位到达时 如果 X 0 加上 1 则 Y 1 没有 进位 进入状态 S1 表示第一次加运算后没有进位 如果 X 1 加上 1 则 Y 0 有进 位 进入状态 S2 表示有进位 当 8421BCD 码第二位到达时 如果在状态 S1 则若 X 0 加上 1 则 Y 1 且没有 进位 进入状态 S3 若 X 1 加上 1 则 Y 0 且有进位 进入状态 S4 如果在状态 S2 则若 X 0 加上 1 则 Y 0 且有进位 进入状态 S4 若 X 1 加上 1 则 Y 1 且 有进位 进入状态 S4 当 8421BCD 码第三位到达时 如果状态为 S3 则无任 X 0 还是为 1 进入状态 S5 无进位 如果状态为 S4 当 X 0 时 进入状态 S5 如果 X 1 状态进入 S6 当 8421BCD 码第四位到达时 不管状态为 S5 还是 S6 均回到 S0 状态转换图如图所 示 1 0 0 0 0 1 S0 S1 S2 S3S4 S5S6 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 状态表 下一状态Z 当前状态 X 0X 1X 0X 1 S0S1S210 S1S3S410 4 时序逻辑电路习题解答 85 S2S4S401 S3S5S501 S4S5S610 S5S0S001 S6S0 1 状态编码 为了减少逻辑门的数量 状态编码采用以下原则 1 在给定输入的情况下 有相同次态的状态应给予只有一位不同的相邻赋值 2 同一状态的次态应给予相邻赋值 3 在给定输入的情况下 输出相同的状态给予相邻赋值 因此 状态编码如图所示 n Q2 S0S1 nnQ Q 01 1 0 00011110 S2S5S3 S6S4 根据状态编码 列出状态转换真值表 1 2 n Q 1 1 n Q 1 0 n QY n Q2 n Q1 n Q0 X 0X 1X 0X 1 00000110110 00111101110 10101101101 11111011001 01111001010 11000000001 010000 1 100 4 时序逻辑电路习题解答 86 X 0110 10 0 0 10 1 00 01 10 11 n 2 Q n 1 Q n 0 Q 1n 2 Q 10110100 0 0 X 0110 10 1 1 01 1 00 01 10 11 n 2 Q n 1 Q n 0 Q 1n 1 Q 10110100 1 0 X 1100 00 0 1 11 0 00 01 10 11 n 2 Q n 1 Q n 0 Q 1n 0 Q 10110100 1 0 X 1111 11 0 0 00 0 00 01 10 11 n 2 Q n 1 Q n 0 Q Y 10110100 1 0 nnnnnnn1n 01012022 QQXQQQQQXQ n1n 01 QQ n1n 10 QQ nn 22 XQQXY 逻辑图 FF0 1D C1 FF1 1D C1 FF2 1D C1 CP n 1 Q n 0 Q n 0 Q n 1 Q n 1 Q n 2 Q n 2 Q X n 0 Q n 0 Q n 1 Q n 2 Q n 0 Q n 2 Q Y X n 1 Q n 0 Q 1 X 22 根据同步二进制计数器的构成规律 用上升沿触发 T 触发器和与非门设计 8 进制 加减计数器 当 M 0 时为加法计数器 当 M 1 时为减法计数器 并要有进位和借位输出 信号 画出电路 4 时序逻辑电路习题解答 87 解 Q0 FF0 Q1Q2 CP 1 T0 T1T2 1 M COBO 1T C1 1T C1 1T C1 FF1FF2 23 由四位二进制计数器 74161 及门电路组成的时序电路如图 P4 23 所示 要求 1 分别列出 X 0 和 X 1 时的状态图 2 指出该电路的功能 1 1 1 RD LD 0010 RD LD 1 1 1 1 1000 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RDCP 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RDCP X 1 1 RD LD 001 1 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RDCP Y 图 P4 23 图 P4 24 0100010101102 Q 1 Q 0 Q 3 Q 10000111 解 1 X 0 时 电路为 8 进制加计数器 状态转换图为 1 10 00 00 0 1 11 10 00 0 2 Q 1 Q 0 Q 3 Q 1 10 00 01 1 1 10 01 11 11 10 01 10 0 1 11 11 11 11 11 11 10 01 11 10 01 1 2 X 1 时 电路为 5 进制加计数器 状态转换图为 4 时序逻辑电路习题解答 88 1 10 00 00 0 1 11 10 00 0 2 Q 1 Q 0 Q 3 Q 1 10 00 01 1 1 10 01 11 1 1 10 01 10 0 24 由四位二进制计数器 74161 组成的时序电路如图 P4 24 所示 列出电路的状态表 假设 CP 信号频率为 5kHz 求出输出端 Y 的频率 解 状态图如图所示 F 信号为 CP 信号的五分频 因此其频率为 1kHz 25 由四位二进制计数器 74LS161 和 4 位比较器 74LS85 构成的时序电路如图 P4 25 所示 试求 1 该电路的状态转换图 2 工作波形图 3 简述电路的逻辑功能 4 对电路做适当修改 实现 N N 16 进制计数 开机清零 1 1 B3B2B1B0A3A2A1A0 74LS85 1 1 I A B I A B I A B Y A B Y A B Y A B 1 1 RD CP LD 74161 Q0Q3Q2Q1 ET EP CP D0D3D2D1 CO LD RD P4 25 解 1 01110011010001010110 1101 11001011 2 Q 1 Q 0 Q 3 Q 100010101001 2 4 时序逻辑电路习题解答 89 CP Q0 Q2 Q1 Q3 3 11 进制加法计数器 4 将 N 从 74LS85 的 B3B2B1B0输入即可 26 如图 P4 26 所示为由计数器和数据选择器构成的序列信号发生器 74161 为四位 二进制计数器 74LS151 为 8 选 1 数据选择器 请问 1 74161 接成了几进制的计数器 2 画出输出 CP Q0 Q1 Q2 L 的波形 CP 波形不少于 10 个周期 74LS151 0 A2 A1 A0 E D0D1D2D3D4D5D6D7 Y L 1 1 1 1 RD LD 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD 0000 CP 图 P4 26 解 1 74161 接成 6 进制计数器 2 波形如下 CP 0 Q 1 Q 2 Q L 27 试分析如图 P4 27 所示电路的逻辑功能 图中 74LS160 为十进制同步加法计数器 其功能如表 P4 27 所示 4 时序逻辑电路习题解答 90 11 CP 1 C 74LS160 1 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD 74LS160 2 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD 图 P4 27 表 P4 27 74LS160 功能表 CP D R LD EPET工作状态 0 置 零 10 预置数 1101保 持 11 0保持 但 CO 0 1111计 数 解 28 进制加法计数器 8421BCD 码输出 28 用 74161 构成十一进制计数器 要求分别用 清零法 和 置数法 实现 解 1 清零法 0 01 10 00 00 00 00 00 00 00 00 01 10 00 01 10 00 00 01 11 1 1 10 01 10 01 10 00 01 11 10 00 00 0 2 Q 1 Q 0 Q 3 Q 0 01 11 11 1 0 01 10 01 1 0 01 11 10 01 10 01 11 1 1 11 RD LD 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD CP 2 置数法 4 时序逻辑电路习题解答 91 0 01 10 00 00 00 00 00 00 00 00 01 10 00 01 10 00 00 01 11 1 1 10 01 10 01 10 00 01 11 10 00 00 0 2 Q 1 Q 0 Q 3 Q 0 01 11 11 1 0 01 10 01 1 0 01 11 10 0 1 1 1 RD LD 0000 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RDCP 29 试用图 P4 29 a 所示的电路和最少的门电路实现图 P4 29 b 的功能 要求发 光二极管亮三秒暗四秒 周期性地重复 1 RD LD TTL 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD R 5V CP 1s 12345678 亮暗 9 重复前 面过程 a b 图 P4 29 解 1 1 1 RD LD 0000 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RDCP 1 TTL R 5V CP 1s 12345678 亮暗 9 重复前 面过程 Q2 30 用十六进制同步加法计数器 74161 设计能自启动的 2421BCD 码十进制加法计数 器 可用必要的门电路 解 2421BCD 码的状态转换图 0 01 10 00 00 00 00 00 00 00 00 01 10 00 01 10 00 00 01 11 1 1 11 11 10 01 11 10 01 11 11 10 00 0 2 Q 1 Q 0 Q 3 Q 1 10 01 11 11 11 11 11 1 4 时序逻辑电路习题解答 92 计至 0100 时置 1011 D3D2D1D0 1011 连线图为 23 LDQ Q 1 1 1 RD LD 1 11 10 01 1 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD CP 1 31 设计一个可控计数器 X 0 时实现 8421BCD 码计数器 X 1 时实现 2421BCD 码 计数器 8421BCD 码2421BCD 码 00000000 00010001 00100010 00110011 01000100 01011011 01101100 01111101 10001110 10011111 解 X 0 时 计至 9 时置 0000 D3D2D1D0 0000 03Q QLD X 1 时 计至 4 时置 1011 D3D2D1D0 1011 23Q QLD D2 0 D3 D1 D0 X 2303 QQXQQXLD 1 1 1 RD CP LD 74161 Q0Q3Q2Q1 ET EP CPD0 D3D2D1 CO LD RD 1 1 X1 32 如图 P4 32 所示为用两片 74161 构成的 100 进制计数器 两片 74161 采用同一时 钟信号 每片 74161 均接成 10 进制计数器 然后级联 试用 QuartusII 软件对电路仿真 从仿真结果判断能否实现 100 进制计数 并分析原因 如不能实现 100 进制计数 请对电 路做适当改进 并用 QuartusII 对电路重新仿真 4 时序逻辑电路习题解答 93 1 1 1 RD CP LD 1 RD LD 1 Q0Q3Q2Q1 ET EP CPD 0 D3D2D1 CO LD RD Q0Q3Q2Q1 ET EP CPD 0 D3D2D1 CO LD RD 74161 片0 74161 片1 图 P4 32 解 无法实现 100 进制计数 因为 当计数到 10010000 90 时 再来一个 CP 脉冲 就进入 00000001 01 其仿真结果为 改进后电路 1 1 1 D R CP LD 1 LD Q0Q3Q2Q1 ET EP CPD0 D3D2D1 CO LD RD Q0Q3Q2Q1 ET EP CPD0 D3D2D1 CO LD RD 74161 片0 74161 片1 D R 1 对改进后电路的仿真结果 33 用两片集成计数器 74161 构成 75 进制计数器 画出连线图 解 4 时序逻辑电路习题解答 94 LDLD RD RD 1 1 CP 1 1 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD 74161 Q0Q1Q2Q3 D0D1D2D3 EP ET CO LD CP RD 34 用两片 74161 和门电路实现同步双模计数器 当 M 0 时 24 进制 M 1 时 60 进 制 要求电路不能过渡状态 解 M 0 时 M 1 时 23 4210 LD PQQQQ 59 54310 LD PQQQQQ 421054310 LD MQ Q QQMQQQQQ 1 1 1 RD CP LD 1 RD LD 74161 片0 Q0Q3Q2Q1 ET EP CPD0 D3D2D1 CO LD RD 74161 片1 Q0Q3Q2Q1 ET EP CPD0 D3D2D1 CO LD RD 1 M 1 Q0Q1Q2Q3 Q4Q5Q6Q7 35 中规模集成计数器 74LS193 引脚图和逻辑符号 功能表分别如图 P4 35 和如表 P4 35 所示 其中和分别为进位和借位输出 COBO 1 请画出进行加法计数实验时的实际连接电路 2 试通过外部的适当连线 将 74LS193 连接成 8421BCD 码的十进制减法计数器 LD 74LS193 COBO 12345678 161514131211109 GND VCCD0RDD2D3 D1Q1Q0CPDCPUQ2Q3 LD 74LS193 COBO D0 RD D2D3D1 Q1Q0Q2Q3 CPDCPU BO CO LD 引脚图逻辑符号 图 P4 35 4 时序逻辑电路习题解答 95 表 P4 35 输 入输 出 RD LD CPUCPDD3D2D1D0Q3Q2Q1Q0 1 0000 00 d3d2d1d0d3d2d1d0 01 1 4 位二进制加计数 011 4 位二进制减计数 解 1 进行加法计数实验时的电路连接如图 CPD接 1 CPU接计数脉冲 RD 0 接 1 输出为 Q3 Q2 Q1 Q0 LD LD 74LS193 COBO D0 RD D2D3D1 Q1Q0Q2Q3 CPDCPU BO CO LD LD 74LS193 COBO D0 RD D2D3D1 Q1Q0Q2Q3 CPDCPU BO CO LD 1 CP 1 1 1001 CP 2 要求按 8421 编码十进制减法计数时 电路图如上右图所示 状态转换图为 0 01 11 10 00 00 00 00 01 10 00 01 11 10 00 00 00 01 11 11 1 0 00 00 01 10 00 01 10 00 00 01 11 1 2 Q 1 Q 0 Q 3 Q 0 01 10 00 00 01 10