集成电路分析与设计

第一章第一章 集成电路的发展 1 1 何谓集成电路何谓集成电路 Integrated Integrated Circuits Circuits 集成电路 指通过一系列特定的加工工艺 将晶体管 二极管 等有源器件和电阻 电容 电感等无源器件 按照一定的电路互连 集成 在一块半导体晶片上 封装在一个外壳内 执行特定电路或系 统功能的一种器件 2 2 什么是摩尔定律什么是摩尔定律 Moore s Moore s Law Law 它对集成电路的发展 它对集成电路的发展 有什么作用 有什么作用 集成度 大约每三年翻两番 特征尺寸 每六年缩小近一倍 事实上 摩尔定律并不是一个物理定律 而是一种预言 一张 时间表 它鞭策半导体产业界不断进步 并努力去实现它 从根本上讲 摩尔定律是一种产业自我激励的机制 它让人们 无法抗拒 并努力追赶 谁跟不上 谁就可能被残酷地淘汰 摩 尔定律已成为一盏照亮全球半导体产业前进方向的明灯 3 3 ICIC 发展水平的指标是什么 随着发展水平的指标是什么 随着 ICIC 工业的发展 这些指工业的发展 这些指 标如何变化 标如何变化 集成规模 Integration scale 和特征尺寸 Feature size 单个芯片上已经可以制作含有几百万个晶体管单个芯片上已经可以制作含有几百万个晶体管的一个完整的数字 系统或数模混合的电子系统 集成电路的特征尺寸也已发展到深亚深亚 微米微米水平 0 18 m 工艺已经走向规模化生产 4 4 什么是什么是 IDMIDM FablessFabless 和和 FoundryFoundry 理解他们之间的关系 理解他们之间的关系 IDM IDM 集成电路发展的前三十年中 设计 制造和封装设计 制造和封装都是集中在半导 体生产厂家内进行的 称之为一体化制造一体化制造 IDM Integrated Device Manufacturer 的集成电路实现模式 近十年以来 电路设计 工艺制造和封装开始分立运行 这为发 展无生产线 无生产线 FablessFabless 集成电路设计提供了条件 为微电子领域发 展知识经济提供了条件 Fabless Fabless 1 1 设计公司拥有设计人才和设计技术 但不拥有生产线设计公司拥有设计人才和设计技术 但不拥有生产线 2 芯片设计公司不拥有生产线不拥有生产线而存在和发展 而芯片制造单位致 力于工艺实现 代客户加工 简称代工 3 设计单位设计单位与代工单位代工单位以信息流和物流的渠道建立联系 Foundry Foundry Foundry Foundry 代客户加工 第二章第二章 PNPN 结的形成结的形成 1 P1 P 型 型 N N 型半导体的形成及其能带结构图 型半导体的形成及其能带结构图 EFEF与掺杂的与掺杂的 关系 关系 在纯净的硅晶体中掺入三价元素 如硼 使之取代晶格中硅 原子的位置 此时自由电子和空穴浓度远远小于由于掺杂带来的空 穴浓度 因此自由电子的导电基本可以忽略 这样的半导体叫做 P 型 半导体 P 型半导体即空穴浓度远大于自由电子浓度的杂质半导体 随着掺杂的进行 EF 向上移动 N 型半导体即自由电子浓度远大于空穴浓度的杂质半导体 随着掺杂进行 费米能级向下移动 2 PN 结的类型 突变结和渐变结 PN 结电容 通过控制施主 donor 与受主 acceptor 浓度的办法 形成分别 以电子和空穴为主的两种导电区域 其交界处即被称为 P N 结 当 P 区和 N 区的掺杂浓度大致均匀 在 PN 结处 P 型掺杂浓度和 N 型掺杂 浓度分别会有一个突然变化 这种 PN 结称为突变结 缓变缓变 pnpn 结从结从 p p 区到区到 n n 区掺杂浓度逐渐改变的区掺杂浓度逐渐改变的 pnpn 结 如用固态扩结 如用固态扩 散工艺制造的散工艺制造的 pnpn 结 大多数缓变结 大多数缓变 pnpn 结数学上可作为线性缓变结处结数学上可作为线性缓变结处 理 通常由扩散工艺制备的理 通常由扩散工艺制备的 pnpn 结为缓变结为缓变 pnpn 结 但在浅扩散结或高结 但在浅扩散结或高 反偏时它更接近于单边突变反偏时它更接近于单边突变 pnpn 结 结 3 PN 结的形成 在无外偏压状态下 E EFNFN和 E EFPFP在同 一直线上 并形成势垒 PNPN 结二极管特性结二极管特性 PNPN 结在零偏 正偏和反偏情况下的耗尽层示意图 能带结在零偏 正偏和反偏情况下的耗尽层示意图 能带 结构图及结构图及 I VI V 特性特性 ox t C 零偏 正偏 VD与Ebuilt in方向相反 耗尽层变窄耗尽层变窄 电容 增大 势垒减小势垒减小 电流较大 V Vbuilt in后成指数 增加 反偏 VD与Ebuilt in方向相同 耗尽层变宽耗尽层变宽 电容 减小 势垒增加势垒增加 电流很小 逐渐接近IS 直至被 击穿 PN 结具有单向导电性 在外加正向电压下 电流成指数规律 急剧增加 在反向电压下 最多只有一个很小的反向电流流 通 肖特基接触与肖特基结二极管肖特基接触与肖特基结二极管 SchottkycontactSchottkycontact 金属和半导体接触 最终EF在同一 直线上 无偏压 并在半导体一侧形成耗尽层和势垒 Schottkydiode 金属 半导体二极管 和 PN 结的 I V 特 性类似 主要应用 MESFET MEtalSemiconductor FET 和 HEMT 通过改变栅极电压调节肖特基势垒来控制漏源电流 栅极的尺寸对性能非常重要 栅长越短 器件速度越快 欧姆接触欧姆接触 Ohmiccontact Ohmiccontact 定义 接触电阻具有双向低欧姆定义 接触电阻具有双向低欧姆 电阻值导电特性 意味着不存在阻碍载流子运动的势垒电阻值导电特性 意味着不存在阻碍载流子运动的势垒 金属 EFMEFN 重掺杂半导体 1 选择金属与半导体材料 使其结区势 垒较低 2 半导体材料高掺杂 欧姆接触通常通过对接触区半导体的掺杂来实现欧姆接触通常通过对接触区半导体的掺杂来实现 BJTBJT 基本结构 NPN 晶体管和 PNP 晶体管 三个电极 E 发射极 高掺杂浓度 E B C B 基极 很薄 微纳级 C 集电极 面积较大 导致不对称结构 两个 PN 结 E B 为发射结 C B 为集电结 BJT 的工作模式 由两个 PN 的偏置状况决定 1 发射结 E B 正偏 集电结 C B 反偏 放大工作状态 2 发射结 E B 正偏 集电结 C B 正偏 饱和工作状态 3 发射结 E B 反偏 集电结 C B 反偏 截止工作状态 4 发射结 E B 反偏 集电结 C B 正偏 反向工作状态 1 应用于放大电路 模拟电路 2 和 3 应用于脉冲和数字 电路 4 基本无实际应用 MOSFETMOSFET Metal Oxide SemiconductorMetal Oxide Semiconductor FETFET 结构结构 四个端口 栅 G Gate 源 S Source 漏 D Drain 衬底 SubSubstrate MOSFET 的工作原理 累积 耗尽 反型 取决于阈值电压累积 耗尽 反型 取决于阈值电压VTVT 增强型 Enhancement mode VT 0 for NMOS 耗尽型 Depletion mode VT 0 for NMOS CMOS 电路全部都是采用增强型 MOS 器件 MOSFET 性能 即I V特性 截止区 VGS VT 0 IDS 0 线性区 0 VDS VGS VT IDS KN VGS VT VDS VDS2 2 饱和区 0 VGS VT VDS IDS KN VGS VT 2 2 跨导系数 KN KN W L n r 0 tox W L 本征导电因子项 KN 跨导 gm dIDS dVGS gm KNVDS 线性区 或者 KN VGS VT 饱和区 KN为跨导系数 第三章第三章 外延生长外延生长 Epitaxy Epitaxy 在单晶衬底上生长一层新单晶的技术在单晶衬底上生长一层新单晶的技术 目的 通过控制反应气流中的杂质含量调节外延层的杂质通过控制反应气流中的杂质含量调节外延层的杂质 浓度以满足不同需要浓度以满足不同需要 如与衬底形成理想 PN 突变结 调整 击穿电压和串联电阻等 常见的外延技术 CVD SiCl4 2H2SiSi 4HCl 热壁工热壁工 艺艺 MOCVD AsH3 Ga CH3 3GaAsGaAs 3CH4 反应物为金属有机化 合物 冷壁工艺冷壁工艺 MBE 超高真空超高真空下加热物质使其在衬底表面反应 精度达到 原子级且能精确控制掺杂浓度 但生长速度慢 光刻光刻 Lithography Lithography 目的 把掩膜上的图形映射到硅片掩膜上的图形映射到硅片上 多次光刻形成器件 结构 光刻步骤 1 涂光刻胶 正胶 感光部分被溶解 和负胶 感光部分没溶 解 2 2 曝光 光通过掩膜版 把掩膜版上的图形映射到光刻胶曝光 光通过掩膜版 把掩膜版上的图形映射到光刻胶 上上 3 显影和后烘 4 刻蚀 去掉曝光 显影后的光刻胶图形以外的下层材料 保留覆盖部分 双极型双极型 ICIC 基本工艺流程基本工艺流程 以以 NPNNPN BJTBJT 为例 包含为例 包含 8 8 个步骤 个步骤 1 衬底选择 一般为 P 型硅衬底 2 第一次光刻 N N 隐埋层扩散孔光刻 减少寄生的集电极 串联电阻 3 外延层沉积 需要考虑外延层的电阻率 epi和厚度 Tepi 4 第二次光刻 P P 隔离扩散孔光刻 反偏 PN 结隔离相邻的 元件 5 第三次光刻 P P 型基区扩散孔光刻 6 第四次光刻 N N 发射区扩散孔光刻 7 第五次光刻 引线接触光刻 8 第六次光刻 金属内连线光刻 CMOSCMOS ICIC 基本制造工艺基本制造工艺 低功耗 集成度高 抗干扰能力强 但速度低 驱动能力差 BICMOS BJT CMOS 分类 P P 阱阱 CMOSCMOS 工艺工艺 以以 N N 型单晶硅为衬底型单晶硅为衬底 N 阱 CMOS 工艺 双阱 CMOS 工艺 以双阱 CMOS 工艺为例 包含 10 个步骤 1 衬底准备 形成 SiO2薄层和 Si3N4层 2 P 阱 光刻定义 P 阱区域 刻蚀去除 Si3N4 硼离子注入 3 P 阱扩散 P 阱区域形成厚 SiO2 层 阻挡随后的磷离子在 该区域注入 P 阱以外区域未被氧化 4 N 阱 去除光刻胶及 Si3N4 磷离子注入 5 场隔离区 生长薄氧化层和一层 Si3N4 光刻隔离区 场 区离子注入 6 多晶硅栅 Gate 生长栅氧化层 高质量 沉积 光刻 和刻蚀多晶硅栅 7 NMOS 源漏区 P 阱中 NMOS 光刻 N 阱被光刻胶覆盖 注 入磷或砷离子并扩散 形成 NMOS 的 S D 8 PMOS 源漏区 N 阱中 PMOS 光刻 P 阱被光刻胶覆盖 注 入硼离子并扩散 形成 PMOS 的 S D 9 接触孔 沉积 光刻和刻蚀 SiO2 10 金属层 沉积 光刻和刻蚀金属层 自对准工艺自对准工艺 利用单个 mask 形成不同区域的多层结构 NMOS 和 PMOS 里源漏区 Source Drain 的形成 第四章第四章 版图版图 Layout Layout 设计规则设计规则 几何特征和图形几何尺寸的规定 版图几何设计规则 版图几何设计规则 版图几何设计规则可看作是对光刻掩模版制备要求 版图几何设计规则可看作是对光刻掩模版制备要求 设计规则与性能和成品率之间的关系 一般来讲 设计 规则反映了性能性能和成品率成品率之间可能的最好的折衷 规则越保守 能工作的电路就越多规则越保守 能工作的电路就越多 即成品率越高即成品率越高 规则越富有进取性 则电路性能改进的可能性也越大 规则越富有进取性 则电路性能改进的可能性也越大 这种改进可能是以牺牲成品率为代价的 这种改进可能是以牺牲成品率为代价的 掩膜制备和芯片制造中强制性要求的基本图形单元 对准对准 标志标志 划片间距划片间距及压焊点尺寸压焊点尺寸等 设计所用的电参数范围 电学设计规则 几何设计规则几何设计规则 描述方法 微米规则和 规则规则 实验用到的实验用到的 微米 micron 规则 以微米为分辨单位以微米为分辨单位 规则 以特征尺寸为基准以特征尺寸为基准 工艺层工艺层 Layer Layer N 阱 P N 有源区 多晶硅 Poly 接触孔 Contact 金 属 Metal 几何设计规则几何设计规则 最小宽度指封闭几何图形的内边之间的距离 间距指各几何图形外边界之间的距离 N 阱 1 1 1 4 有源区 2 1 2 1 多晶硅层 3 1 3 5 接触层 4 1 4 7 金属层 5 1 5 2 焊盘层 6 1 6 4 MOSFETMOSFET 版图设计版图设计 晶体管尺寸 W 和 L 第五章第五章 集成电阻 方块电阻方块电阻 电阻 R l h w R R l w l w h h R R 为方块电阻 为方块电阻 方块电阻仅与方块电阻仅与 和和 h h 有关 与有关 与 l l 和和 w w 即方块大小 无 即方块大小 无 关 关 利用方块电阻值 R 电阻 R l w 即 R R 为 l wl w 个方 块电阻 有源电阻有源电阻 NMOS 的 G 和 D 短接 始终工作在饱和区饱和区 V VGS GS V VT T V VDS DS V VT T V VDS DS 直流电阻 Ron VDS IDS 2V K2V KN N V V V VTN TN 2 2 交流电阻 rds dVDS dIDS dVGS dIDS 1 gm 1 K1 KN N V V V VTN TN 电流方向LWh 集成电容集成电容 平板电容平板电容 电容值 C r 0lw d 单位面积电容 C r 0 d PN PN 结电容结电容 势垒电容 势垒电容 Cj Cj0 1 VD V0 m V0为 PN 结内建势垒电压 VD为 PN 结两端偏压值 Cj0 为零偏压势垒电容 m 为梯度因子 突变结为 1 2 MOS MOS 电容电容 栅极与衬底之间的电容栅极与衬底之间的电容 C CGB GB 取决于 VGB作用下半导体表面 的 3 种状态 积累 耗尽和反型 积累区 VG 0 半导体表面为空穴 多子 C CGB GB C Cox ox 以 以 sio2sio2 为介质为介质 栅极的负电荷把空穴吸引到硅的表面 致使表 面处于积累区 耗尽区 0 VG0Vgs 0 时 栅极上的正电荷排斥了 SiSi 中的空穴 在栅极 下面的 SiSi 表面上 形成了一个耗尽区 反型区 VG VT 半导体表面为电子 少子 高频 CGB CCdep C Cdep 低频 CGB Cox MOSFET 及其 SPICE 模型 沟道长度调制效应沟道长度调制效应 衬底调制效应 或体效应 衬底调制效应 或体效应 第六章第六章 SPICE 程序数据和指令输入所使用的语句主要分为电路描述电路描述 语句 特性分析语句和特性控制语句语句 特性分析语句和特性控制语句三大类 电路描述语句电路描述语句 输入描述语句的规定 记清楚 名称 第一个字符 节点编号 正整数和字符串 参数值 比例因子 元件描述语句无源 电阻 电容 半导体元器件 二极管 BJT MOSFET 电源 直流 瞬态脉冲 其他 模型 子电路 文件 电路特性分析语句电路特性分析语句 1 直流扫描分析 DC DC SRCNAMSRCNAM VSTARTVSTART VSTOPVSTOP VINCRVINCR SRC2INCR2 SRCNAM 是用于扫描的独立电压源或电流源 VSTART 是扫描电压 或电流 的起始值 VSTOP 是扫描电压 或电流 的结束值 VINCR 则是增量值 2 瞬态特性分析 TRAN TRAN TSTEPTSTEP TSTOPTSTOP TSTART TSTART TSTEPTSTEP 是数据输出的时间增量是数据输出的时间增量 TSTOPTSTOP 是分析结束时间是分析结束时间 TSTARTTSTART 是数据输出的开始时间 默认是 0 0 瞬态分析总是 从 0 0 开始 但从 0 0 到 TSTARTTSTART 的结果不输出 这样可以去除 波形中起始段的不规则部分 TMAXTMAX 是最大运算步长 默认值是 TSTEPTSTEP 和 TSTOP TSTART TSTOP TSTART 5050 两者中的较小者 若定义了 UICUIC 则在瞬态分析开始 时 使用各元件行中定义的 ICIC 值作为初始瞬态条件进行分 析 电路控制语句电路控制语句 输出控制 PRINT PRTTYPE OUTVAR1 PRTTYPE 是分析类型 可以是 DC AC TRAN NOISE 及 DISTO 之一 OUTVARl OUTVAR8 为输出变量 第七章第七章 运放设计 电流镜 差分放大器 MOSMOS 电流镜电流镜 基本电流镜基本电流镜 2 个对称的 MOS 管结构 IOUT IREF W L 2 W L 1 比例电流镜 电流比为 M2 M1 晶体管的宽长比之比 实际情况中电流比易受到沟道长度调制效应及输出端负载 的影响而不恒定 威尔逊电流镜威尔逊电流镜 在 2 个对称的 MOS 管基础上加一个 MOS 管在负载端 形成 负反馈提高输出阻抗 改进型的威尔逊电流镜改进型的威尔逊电流镜 4 个 MOS 形成对称结构 IOUT IREF W L 2 W L 1 W L 3 W L 4 W L 2 W L 1 此时 VGS3 VGS4 MOSMOS 差分放大电路差分放大电路 放大差模信号 抑制共模信号 运放的输入级 差模信号 共模信号 MOSMOS 差分放大电路负载形式差分放大电路负载形式 4 种负载形式 E NMOS D NMOS PMOS 恒流源 电流镜 采用前三种负载的 MOS 差分放大器 双端输出的差模增益等于单边放大器的电压增益 当输 出为单端时 增益减半 所以 信号电压单端输出 放大器的电压增益会受到损失 电流镜负载 单端输出时无增益损失 第八章第八章 只要外部信号或者 VDD 和 VSS 能够提供大于维持电流 IH 的 输出 即使外界信号消失 在 PNPN 四层结构之间的导通电流 仍然会维持 这就是所谓的闩锁效应闩锁效应 CM