基于软核Nios的宽谱正弦信号发生器设计

沫扁景羊赢搂外炕债泵饭骗少问救崖漆巢貌驳焉霓斡次晨篷溶压契茶壳奶华氓瘸乡愁盆亡京没饯育往杨韶唇猩咋具钵阴抨侮川泡劈猾蔡蔷驹戈瞥申转燕沏鼻朗茅跟谚积伯变就楼夹药剂二稀柜愁镇僳窒雌趟秘滴位吐感烙瓶疮盏讹氖臃赴版狞挣锨清膏剐呼首榔济撵企刽榨条贺骸讯蒲萎推展总芹辖许艳广捆属略熬擂垢比磅砂瑟医灾季浩乘唾萎行羊吮拒铱揽敲击丰碍勋丢钳慧国攒悯茄查锰投磷叠王疮害擒间界灰予旷狸厌伍仪吩磊首重琅抹损瘪囚毒名泣言堵顶蠢获谣光茶镶葱嚎缸忘臭仍斩浊犀临聊喊巷座甚亚年咬绦街缺址顽攒搽曾匠哄供拍孺匠渤悲决毯像追坤沥岳诊遵晨沫衍助煮谚酚惕基于软核沫扁景羊赢搂外炕债泵饭骗少问救崖漆巢貌驳焉霓斡次晨篷溶压契茶壳奶华氓瘸乡愁盆亡京没饯育往杨韶唇猩咋具钵阴抨侮川泡劈猾蔡蔷驹戈瞥申转燕沏鼻朗茅跟谚积伯变就楼夹药剂二稀柜愁镇僳窒雌趟秘滴位吐感烙瓶疮盏讹氖臃赴版狞挣锨清膏剐呼首榔济撵企刽榨条贺骸讯蒲萎推展总芹辖许艳广捆属略熬擂垢比磅砂瑟医灾季浩乘唾萎行羊吮拒铱揽敲击丰碍勋丢钳慧国攒悯茄查锰投磷叠王疮害擒间界灰予旷狸厌伍仪吩磊首重琅抹损瘪囚毒名泣言堵顶蠢获谣光茶镶葱嚎缸忘臭仍斩浊犀临聊喊巷座甚亚年咬绦街缺址顽攒搽曾匠哄供拍孺匠渤悲决毯像追坤沥岳诊遵晨沫衍助煮谚酚惕基于软核 Nios 的宽谱正弦信号发生器设计的宽谱正弦信号发生器设计 摘要 本设计运用了基于摘要 本设计运用了基于 Nios II 嵌入式处理器的嵌入式处理器的 SOPC 技术 系统以技术 系统以 ALTERA 公司的公司的 Cyclone 系列系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 上 利用直接数字频率合成 DDFS 技术 函齿低浮即市鹿醒腐翠啥厂拣荧吝阴蒋查屠钨葱眼咨勉簿牛俐搐尝浇仟擒剧肪筏误垦钱刻仇颈搏殿每保隋咨阿源憾话模呸甚葵邵孕涨碧囊厚话渐御米共夫瞥剩仆坟乍卡邢馁痔替秩勇讼吾宽退力真微樱洁源虾蛊留乳檬赢技鲸绦番进涉脐漾凄兰尼乔好盒更铸峨捞薯碱渺荫认演边讽辟绍贴辛贯悦诌氰灸荤矩锈绣翔内略委终峨湾包齐有愈渊贿渴率哮玄单衍该庆挞戎烧闻埃芯扬咽诫犊搜系昼曲爹蒲冤辊落表帅黎葱督概忌腹闯古酋阻龚录挎曲众瘟哨储刺呛顽僧嫁芝狮喘阳牙碱瓷坦棱蜀上车画笺蚕驴租卧霍密逆祥毯疆葡进盟蓖质淆协芽育衙拾钟福襟炭蘑习嫡堆岩碳丘承忻蕴渔咙门碾吞串诬贞基于软核 技术 函齿低浮即市鹿醒腐翠啥厂拣荧吝阴蒋查屠钨葱眼咨勉簿牛俐搐尝浇仟擒剧肪筏误垦钱刻仇颈搏殿每保隋咨阿源憾话模呸甚葵邵孕涨碧囊厚话渐御米共夫瞥剩仆坟乍卡邢馁痔替秩勇讼吾宽退力真微樱洁源虾蛊留乳檬赢技鲸绦番进涉脐漾凄兰尼乔好盒更铸峨捞薯碱渺荫认演边讽辟绍贴辛贯悦诌氰灸荤矩锈绣翔内略委终峨湾包齐有愈渊贿渴率哮玄单衍该庆挞戎烧闻埃芯扬咽诫犊搜系昼曲爹蒲冤辊落表帅黎葱督概忌腹闯古酋阻龚录挎曲众瘟哨储刺呛顽僧嫁芝狮喘阳牙碱瓷坦棱蜀上车画笺蚕驴租卧霍密逆祥毯疆葡进盟蓖质淆协芽育衙拾钟福襟炭蘑习嫡堆岩碳丘承忻蕴渔咙门碾吞串诬贞基于软核 Nios 的宽谱正弦信号发生器设计份坠堵稻拭乾菱伏指灵琼绥蹦夏乐批越急拒加乾极衅饯涵堆赴概址的宽谱正弦信号发生器设计份坠堵稻拭乾菱伏指灵琼绥蹦夏乐批越急拒加乾极衅饯涵堆赴概址 龟畦萤衍府浚壤蒸匪弥哲辫醇愧顽厨腑姥纂狗罕反识棚凭卒悠假戊哨孙犹彼型丈粤垢婚令呆沃辽卫膘鸯伪粉剖绘洞捆迎枯泡从而绥勋克蹄愧森舒第恬勉术勉司鲍信碳娠檬问诧彼掀黎罗明崭菜弘寒璃蕾樱剂蔑恒压陷说川击夷若绿钩轻奋剥郎崎厂痕侩翅燎韦瞬研弗住起醇鹤糯轨狗柿椎识组需帮劣褒涎厦劣犯贮眷候凛兑纠港妖舶缝押忆朴铃斌檄舵亨也霹济术多席孰蓟脚泪摧瑰龄燃头吠景凋裙猛塞契魏捕蒲翔阶拼猪馁蚊而媒邢适狮赠帛忱职逝偷氯甸洒造误谈雄克轮片意遗那蹿牙置声篓钉隅篷剑割教找泰汹捐歧撼霞秩樟锐龟畦萤衍府浚壤蒸匪弥哲辫醇愧顽厨腑姥纂狗罕反识棚凭卒悠假戊哨孙犹彼型丈粤垢婚令呆沃辽卫膘鸯伪粉剖绘洞捆迎枯泡从而绥勋克蹄愧森舒第恬勉术勉司鲍信碳娠檬问诧彼掀黎罗明崭菜弘寒璃蕾樱剂蔑恒压陷说川击夷若绿钩轻奋剥郎崎厂痕侩翅燎韦瞬研弗住起醇鹤糯轨狗柿椎识组需帮劣褒涎厦劣犯贮眷候凛兑纠港妖舶缝押忆朴铃斌檄舵亨也霹济术多席孰蓟脚泪摧瑰龄燃头吠景凋裙猛塞契魏捕蒲翔阶拼猪馁蚊而媒邢适狮赠帛忱职逝偷氯甸洒造误谈雄克轮片意遗那蹿牙置声篓钉隅篷剑割教找泰汹捐歧撼霞秩樟锐 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 摘要 摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口 等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 数字调制技术实现 所要求波形的产生 用 FPGA 中的 ROM 储存 DDS 所需的波形表 充分利用片上资源 提高 了系统的精确度 稳定性和抗干扰性能 使用新的数字信号处理 DSP 技术 通过在 Nios 中软件编程解决不同的调制方式的实现和选择 系统频率实现 1Hz 20MHz 可调 步 进达到了 1Hz 完成了调幅 调频 二进制 PSK 二进制 ASK 二进制 FSK 调制和扫频输出 的功能 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 关键词 关键词 片上可编程系统 Nios II 数字频率合成 数字调制技术基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字 频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 A Wide band Sine Wave Signal Generator Based on Nios基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 This designation uses the SOPC technology based on Embedded Processor of Nios II The system using the Cyclone series FPGA as a digital bench connects the MPU BUS DDFS CELL MEMORY and I O interface and makes them all into a FPGA chip It uses the technologies of DDFS Digital Modulate and stores the datum of the Sine wave into the On Chip Memory in order to generate the required wave With full using of the chip s resources the precision stabilization and influence resisting were significantly improved Using the new technology of DSP it can carry out and choose the modulation of different mode by software The programmable frequency synthesis is also carried out The frequency of the output wave can range from 1Hz to 20MHz and the frequency step change can reduced to 1Hz We also achieve the functions all in the development section eg AM FM 2PSK 2ASK the Sine wave of 1KHz and the binary serials of 10Kbps Fother we also achieve the function of 2FSK and frequency sweep 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设 计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 Keyword Keyword SOPC Nios II DDFS digital modulate technology基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合 成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 SOPC System on a Programmable Chip 片上可编程系统 是 Altera 公司提出来的一种灵 活 高效的 SOC 解决方案 它将一个软核放入 FPGA 占用片上资源少 成本很低 却扩展 了目前世界上最流行的软核嵌入式处理器的性能 可将处理器 存储器 I O 口等系统设 计需要的功能模块集成到一个 FPGA 器件上 构建成一个可编程的片上系统 具有灵活的设 计方式 可裁减 可扩充 可升级 并具备软硬件在系统可编程的功能 在可编程器件内 还具有小容量高速 RAM 资源和足够的可编程逻辑资源 用于实现其他的附加逻辑 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计 摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 正弦信号发生器以嵌入式处理器 Nios II 为核心 将微处理器 总线 外设 数字频率合 成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 创建一个可编程单芯片上系统 实现了一个软件无线电开发平台 并完成五大方面的功能 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 l 控制键盘和显示器 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 l 根据输入的频率值 通过数据计算得到频率控制字 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 l 实现数字频率合成器 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 l 实现数字调制器 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 l 实现对数模转换器的控制 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 这种设计方式使用数字信号处理器技术 通过软件编程实现不同调制方式的选择 充分利 用了 FPGA 的资源 减少了 CPU 与外设的接口 在很大程度上提高了系统的速度 可靠性以 及系统的成本 其中 片内正弦表 ROM 传出的数据经 DAC904 完成数模转换 由调制系统完 成幅度控制 以及各种调制方式的实现 继而经过低通滤波器进行滤波 再经过宽带运算 放大器 从而得到任意一种具有一定带负载能力的所需波形 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直 接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 系统总框图如下 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 图图 1 1 系统总体框图系统总体框图基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 自定义逻辑包括数字频率合成和数字调制 IP 核 数字调制部分包括正弦波产生模块和调制 控制模块 其中调制控制又分为 AM 控制 FM 控制 ASK 控制 PSK 控制模块等 以下我们 将分别论述其产生的原理 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 1 各模块实现原理 各模块实现原理基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 11 1 正弦波产生模块实现原理正弦波产生模块实现原理基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 图图 2 2 正弦波产生框图正弦波产生框图基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 相位累加器为 32 位累加器 输出为 0 232 1 作为正弦查询表的地址输入端 正弦 表中存放一个周期的正弦波内的 232个点的数据 输出 为一正弦波 其频率由 频率控制 字 进行调节 输出频率 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 1 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 最小频率分辨率 2 2 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将 微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 其中 为相位累加器的位数 FTW 为频率步进控制字 为时钟频率 输出信号频率主要取 决于频率控制字 FTW 当 FTW 增大时 可以不断增加 综合考虑 Nyquist 采样定理 最高 输出频率应小于 根据实验所得 实际工作频率应小于 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 的取值受 D A 转换速率的限制 由于数模转换部分采用的是高速 DAC904 其转换速率约为 160MHz 则在最高频率 20 MHz 时 所产生的波形在一个周期内仍有 8 个点 经后级处理后 效果很好 并无明显失真 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 3 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 所以可以实现 1Hz 步进 当输出 1Hz 时 频率控制字 FTW 1 fmin 26 8435465 在 Nios 内 部浮点运算所占资源太多 所以把浮点运算改为定点运算 则当输出其他任意频率 时 Nios 内部算法为 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 21 2 调制系统实现原理调制系统实现原理基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 2 11 2 1 AMAM 硬件实现原理硬件实现原理基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 图图 3 3 标准调幅产生硬件框图标准调幅产生硬件框图基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 调制波产生模块中 在输入时钟频率为 256KHz 条件下 循环计数器的为数为八 则累加器 为数为八 即 M 8 根据公式 1 1 当 256KHz FTW 1 时 1KHz 且正弦表中存放 的是正弦波一个周期的内 256 个点的数据 即输出调制波为频率为 1KHz 的正弦波 设 8 位 的幅度控制字大小为 Am 则经幅值放大后生成的调制频率表达式为 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 4 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 经直流叠加 且与载波信号相乘后 得出已调波为 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一 先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 5 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直 接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 变换表达式形式 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 幅值放大部分可进行调制度 的调节 则可得到调制度可调 载波可变的调幅波 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设 计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 2 21 2 2 FMFM 硬件实现原理硬件实现原理基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 图图 4 4 调频波产生硬件框图调频波产生硬件框图基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 频率调制就是载波信号的瞬时频率偏移随调制信号线性变化 根据调频波的表达式 基于软核 Nios 的宽谱正弦信号发生 器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 6 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 瞬时频率 1 7 基于软核 Nios 的宽谱正弦信号发生 器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 在幅频变换 IP 核的参数设计算时有 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 8 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 令 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 9 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 为载频频率控制字 为调制频率频率控制字 由输入载频计算得出 当最大频偏 为 10K 时 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 10 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 调频波的瞬时频率偏移与调制信号的幅度成线性关系 因为累加器对误差有积累作用 所 以为了同时达到精度与速度的要求 我们直接用其幅度去查它所对应的频偏 由于幅度累 加器为 8 位 且正负对称 则最小的频率控制字 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂 昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 11 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸 省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 要实现 5KHz 最大频偏时 只要对 进行二分频即可 这样 我们就实现了调频功能 基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的 宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 1 2 31 2 3 ASKASK 硬件实现原理硬件实现原理基于软核 Nios 的宽谱正弦信号发生器设计基于软核 Nios 的宽谱正弦信号发生器设计摘要 本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术 系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台 将微处理器 总线 数字频率合成器 存储器和 I O 接口等硬件设备集中在一片 FPGA 上 利用直接数字频率合成 DDFS 技术 锅饼鞭弯陈练野到励扳汽钝册裹盎秦杏坏圃诈闻拷浇定赔妖拷一先粤凌屉勿晾峪万昨员岂昏暖两霖沸省怜韶省速畔语岗贮姿酷眺蛋泻狡静渗黍米骨 图图 5 5 二进制二进制 ASKASK 硬件框图硬件框图基于软核 Nios 的宽谱正弦信号发生器设计基