FPGA技术课程作业

1 1 分析分析 test2 v 程序程序 完成下列各题 完成下列各题 1 完成程序填空 2 画出该代码综合后的电路图 module test2 clk reset in1 in2 in3 out1 out2 input clk reset input in1 in2 in3 output out1 out2 reg out1 out2 integer temp1 temp2 always posedge clk or posedge reset if reset begin temp1 0 temp2 0 end else begin temp1 in1 temp2 in2 in3 end always posedge clk begin out1 temp1 out2 temp1 in3 end endmodule 2 分析 分析 test1 v 程序 完成下列题目 程序 完成下列题目 1 完成程序填空 2 根据图一所画出的输入激励波形 编写测试文件 仿真截图在 0 到 900ns 时间区间里 输出端口的输出波形 module test1 data 1 data 2 data 3 data out1 data out2 input data 1 data 2 data 3 output data out1 data out2 task writeburst input a b integer c c a b endtask reg data out1 data out2 always data 1 or data 2 or 3 begin write data 1 data 2 data out1 write data 2 data 3 data out2 end endmodule 图一 3 根据下面的根据下面的 Verilog HDL 代码 画出综合后的电路图 代码 画出综合后的电路图 module test12 out clk in1 in2 in3 in4 input clk input in1 in2 in3 in4 output out reg out reg temp1 temp2 always posedge clk begin temp1 in1 temp2 temp1 in3 out temp2 in4 end endmodule 4 根据图根据图 1 所示的原理图写出相应的所示的原理图写出相应的 Verilog HDL 程序 程序 其中其中 DFF 模块是上升沿触发的模块是上升沿触发的 触发器 编写相应的测试程序 在触发器 编写相应的测试程序 在 ISE 软件中完成仿真 对仿真波形图进行截图软件中完成仿真 对仿真波形图进行截图 DQ DFF DQ DFF OR yout OUTPUT xin INPUT clk INPUT 图二 程序 module my moduke clk xin out input clk xin output out reg out reg temp always posedge clk begin temp xin out end always posedge clk begin out temp end endmodule 激励文件 initial begin clk 0 forever 30 clk clk end initial begin Initialize Inputs xin 0 forever 300 xin xin end 仿真 5 5 用用 Verilog HDL 设计一个四分频电路 设计一个四分频电路 在在 ISE 软件中完成仿真 对仿真波形图进行截软件中完成仿真 对仿真波形图进行截 图图 1 输入信号 输入信号 clk 输入时钟输入时钟 reset 同步复位信号 当同步复位信号 当 reset 1 b1 时 系统输出置零 当时 系统输出置零 当 reset 1 b0 时 系统时 系统 正常工作 正常工作 2 输出信号 输出信号 clk out 输出信号 其频率是输入时钟的四分之一输出信号 其频率是输入时钟的四分之一 module D 4div clkin reset n clkout input clkin reset n output clkout wire in1 in2 clkin 2 reg out reg clkout 1 assign in1 clkout 1 assign clkin 2 clkout 1 assign in2 out assign clkout out always posedge clkin 由第一个 D 触发器构成的 2 分频程序 begin if reset n begin out 0 clkout 1 0 end else clkout 1 in1 end always posedge clkin 2 由第二个 D 触发器构成的 2 分频程序时钟 输入为上面的输出 begin if reset n out 0 else out in2 end endmodule 6 设计一个带有异步复位控制端和时钟使能控制端的设计一个带有异步复位控制端和时钟使能控制端的 10 进制计数器 进制计数器 module Counter clk clk key clr ena cout sel seg input clk clk key clr ena output cout output 7 0 sel seg assign sel 8 hf0 wire clk k debounce module U0 CLK clk RSTn clr Pin In clk key Pin Out clk k wire 3 0 sum count U1 clk clk clk k clk k clr clr ena ena cout cout sum sum tube U2 clk clk sum sum seg seg endmodule 计数模块 module count clk clk k clr ena cout sum input clk clk k clr ena output cout output 3 0 sum reg cout reg 3 0 sum reg a b always posedge clk begin a clk k b a end wire key posedge b always posedge clk begin if clr begin cout 0 sum 0 end else if key posedge cout 0 end else begin cout 1 sum 0 end end else begin cout cout sum sum end end endmodule 数码管 module tube clk sum seg input clk input 3 0 sum output 7 0 seg reg 7 0 seg always posedge clk begin case sum 4 d0 seg 8 hc0 4 d1 seg 8 hf9 4 d2 seg 8 ha4 4 d3 seg 8 hb0 4 d4 seg 8 h99 4 d5 seg 8 h92 4 d6 seg 8 h82 4 d7 seg 8 hf8 4 d8 seg 8