模拟电路中CMOS器件的频率限制因素与提高方法分析

物理与信息科学学院 2010 届毕业论文 1 模拟电路中 器件的频率限制因素与提高方法模拟电路中 器件的频率限制因素与提高方法 1 1 提高 提高 S S 模拟集成电路频率特性的重要性模拟集成电路频率特性的重要性 在过去的十几年中 移动电话 无线网络 广播 数字电视 卫星导航 得到了迅 猛发展 对重量轻 体积小 功耗低 成本低的收发器的需求也迅速增加 提高收发器 的集成度无疑上满足上述需求的重要途径 在以往的收发器中 数字处理部分通常采用 低成本的标准 工艺 射频前端一般采用 IPOLAR 或 BICMOS 工艺 由于 数字处理部分通常占芯片面积的 以上 1 集成度及功耗的要求使得不可能以 以外的其它工艺实现 所以只有实现 射频前端才能实现单片集成的收 发器并最终实现 射频前端 才能实现单片集成的收发器并最终实现单片集成的 移动通信产品 模拟 包含了纯模拟信号处理功能的电路和 混合信号处理功能的电路 主要被 用来对模拟信号完成采集 放大 比较 变换等功能 模拟集成电路在处理模拟信号时 除功率输出级外多数工作在小信号状态 信号频率往往从直流延伸到高频 加上模拟 品种繁多 功能复杂 性能差异巨大 因此 模拟 在制作工艺 器件结构 电路架 构等方面都有区别于数字电路的鲜明个性 主要表现在 模拟 在整个线性工作区内 需具备良好的电流放大特性 小电流特性 频率特性等 2 而最典型的模拟 IC 就是射频 前端 虽然 以其较低的制造成本和在同一芯片上同时包含模拟和数字电路以完善 整体性能和降低封装成本而更具有吸引力 但是由于 与其它工艺相比存在跨导 小 频率特性差 噪声大及无源器件集成困难等不足而使它的应用受到限制 2 因此必 须想办法改善 的频率特性 增益 噪声等性能 才能实现 CMOS 在模拟集成电路 中的应用实现并最终实现单片集成的移动通信产品 而这其中我们最关心的就是提高它 的频率特性 2 2 的频率特性分析 的频率特性分析 CMOS 全称 Complementary Metal Oxide Semiconductor 指互补金属氧化物 PMOS 管和 NMOS 管 共同构成的互补型 MOS 集成电路制造工艺 其结构如图 其 a 图为 P 阱 b 图为 N 阱 c 图为双阱 物理与信息科学学院 2010 届毕业论文 2 图 1 采用 CMOS 技术可以将成对的金属氧化物半导体场效应晶体管 MOSFET 集成在一块 硅片上 它的特点是低功耗 由于 CMOS 中一对 MOS 组成的门电路在瞬间要么 PMOS 导通 要么 NMOS 导通 要么都截至 比线性的三极管 BJT 效率要高得多 因此功耗很低 2 由于 CMOS 由 PMOS 管和 NMOS 管共同构成 我们可心用 MOSFET 的小信号等效电路从 数学上对电子电路进行分析 从而了解影响频率特性的因素 MOSFET 的小信号等效电路包 括产生频率效应的电容和电阻 我们首先说明小信号参数和等效电路 然后讨论限制 频率特性的物理因素 2 12 1 小信号等效电路小信号等效电路 基本的 MOSFET 结构示意图如图 2 图 2 为基于晶体管内部的固有电容 电阻及其它物 理量的模型示意图 3 图图 2 2 物理与信息科学学院 2010 届毕业论文 3 2 1 12 1 1 小信号参数小信号参数 当信号加在直流偏压上时 MOS 场效应晶体管栅电荷耗尽层电荷将随信号电压发生变 化 从而引起漏电压将发生变化 这里指的小信号特性是指在一定工作点上 输出端电 流的微小变化与输入端电压的微小变化之间的定量关系 由于这是一种线性关系 所以 可以用线性方程组描述小信号特性 我们首先讨论低频小信号参数 因为它是建立从低 频到高频小信号模型的基本依据之一 以长沟道 型 场效应晶体管国例讨论低频 小信号参数而且只考虑器件的 本征 部分 这是因为 晶体管的作用主要发生在 这里 2 1 1 12 1 1 1 跨导跨导 跨导被定义为漏电压一定时 漏电流的微分增量与栅源电压微分增量之比 即 gm 4 C U U I g DS GS DS m 1 其中是漏源电流 是栅源电压 是漏源电压 IDSUGSUDS 由此可见反映栅源电压的变化量控制漏源电流变化量的能力 标志着 场效 gm 应晶体电压的放大本领 与电压增益的关系为 gm KV 4 R g U RI KL m GS LDS V 2 其中为 MOS 管的负载电阻 RL 非饱和区跨导 gml 在非饱和工作区 当 饱和漏源电压 时 由线性区电流公式 UDSUDsat 其中为开启电压 对求导 则得器件工 UUUUI DSDSTGSDS 2 2 1 UT UGS 作在非饱和区的跨导 4 gml U DS 3 物理与信息科学学院 2010 届毕业论文 4 从此式看上去似乎与无关 但实际测量表明 当增大时下降 这是因为 gml UGSUGS gml 当增大时 电子迁移率下降的缘故 UGS n 饱和区跨导 gms 在饱和工作区 当 时 对饱和电流公式对 UDSUDsat 2 2 1 UUI TGS DS 求导 则得器件工作在饱和区的跨导 UGS 4 gms UU TGS 4 这说明 器件工作在饱和区 其跨导与漏源电压基本无关 且随栅源电压增大而上 UDS 升 衬底跨导 gmb 当在 管的衬底上施加反向偏置电压时 表面势随着衬底偏置电压的增大 UBS 而上升 表面最大耗尽层宽度也随之而展宽 表面空间电荷面密度也增大 只要将饱和 电流表达式中空间电荷有关项中的用代之 即可得到包括衬底偏压 US UU SBS 后的漏电流表达式 即 USB 3 2 2 1 2 3 2 3 2 UUUUUUUUUI SBSSBSDSDSSFBGS DS 4 其中为平带电压 为半导体平面上的电压降 为衬源电压 为衬底偏压 只 UFBUS UBSUSB 要将上式对求导 即可得到 USB 4 UUUUUN g SBsSBSDS q L W As n mb 2 1 2 1 0 2 5 若用取代上式中的 即可得到饱和区衬底跨导表达式 显然 影响的条件 UsatUDS gmb 只包括和 而与无关 UDSUSBUGS 2 1 1 22 1 1 2 漏源输出电导漏源输出电导 gdl 物理与信息科学学院 2010 届毕业论文 5 线性工作区的漏源输出电导 gdl 线性工作区的漏源输出电导定义为栅源电压等于常数时微分漏电流与微分漏 gdl UGS 源电压之比 即 4 C U U I g GS DS DS dl 表示漏源电压对漏电流的控制能力 对线性区方程对漏源电压求导 即得非饱 IDSUDS 和工作区的漏电导 4 UUU g DSTGS dl 当很小时 是式中的可以忽略 可得器件在线性工作区的电导 UDSUDS 4 6 UU g TGS dl 由上式可见输出电阻 与是双曲关系 现当漏源电流较大时与 gdl UU TGS gdl 线性关系不再维持 这是因为电子的迁移率随增大面减小的原故 UGSUGS 饱和区的漏 源输出电导 gds 理想情况下饱和区的漏电流与漏电压无关 应为零而对于实际 IDsatUDS gds 场效应晶体管 饱和区输出的特性曲线总有一定的倾斜使输出电阻不为零 其原因有二 其一 沟道长度调制效应 其二 漏极对沟道的静电反馈作用 2 1 22 1 2 场效应晶体管交流小信号等效电路 场效应晶体管交流小信号等效电路 在交流工作状态下 栅源电压等于直流偏压和交流信号电压的迭加 电流也 UGS ugs 必然等于直流分量与交流分量之和 由于输入漏源电流是栅源电压和漏源电 IDSidsUGS 压的函数 即 UDS 4 U g U g U U I U U I IDs dl GS m Ds C DS DS GS C DS DS DS ddd U d U d GSDS 的小信号工作状态下 式中的微分增量可近似用交流信号电流和电压代替 因此交流漏 电流 5 7 u g u g i ds dl gs m DS 场效应晶体管中的电荷存储效应对 场效应管 电路的交流及瞬态特 物理与信息科学学院 2010 届毕业论文 6 性有决定性影响 由于栅源和栅漏之间的电容和的存在 当栅压随输入交流信 CgsCgd 号必变时 通过沟道电阻形成对等效栅电容的充电电流由此而产生输入回路中的交流栅 电流 5 8 dt d dt d U C U Ci gd gd gs gsg 其中为栅源电容 为栅漏电容 CgsCgd 同时 栅漏电容的充放电效应也将在漏端产生增量电流 这样以来交流漏极电流的表 达式应为 9 dt du cu g u g i gd gdds dl gs m ds 5 根据 场效应晶体管的漏端电流和和的表达式 可得到器件的本征等效等 ids ig 效电路如下图 3 gmVgs Rl Cgs Cgd 2 0 1 Vgs G S IdIi 图图 3 3 2 1 3MOS2 1 3MOS 场效应管的频率限制因素场效应管的频率限制因素 由上述交流等效电路可看出 器件存在着本征电容 而且实际的 器件 中还存在着寄生电容 由于这些电容在交流信号下充放电存在一定的延迟时间 载流子 渡越沟道也需要一定的时间 这些时间延迟都会限制 器件的使用频率 对于模拟 电路器件最关心的性能是截止频率和最高工作频率 下面分别讨论其限制因素及 f T f M 改进方法 2 1 3 12 1 3 1 截止频率截止频率 f T 物理与信息科学学院 2010 届毕业论文 7 等效电路的输出端 由于的阻抗随频率增加而下降 使流过栅源电容的电流随频 Cgs 率增高面上升 通常把流过的电流上升到刚好等于电压控制电流源时的频率 Cgsu g gs m 定义为 场效应晶体管的截止频率 用符号表示 即 T u g uC gs m gsgsT C g gs m T 将和的表示式代信上式得 gm Cgs L UU f TGS n T 2 4 3 5 10 其中为电子迁移率 L 为沟道长度 可见与 器件的沟道长度 平方成反比 n f T 短沟道的 器件会更高而对于长沟道的 器件来说沟道长度渡越时间是限 f T 制截止频率的主要因素 若用渡越时间来表示截止频率可推得 2 T 5 gm n TGSUU L 2 3 4 从上式可以看出 为提高 管的截止频率 从结构方面应当使沟道长度缩到 f T 最抵限度尽可能地增大电子在沟道表面的有效迁移率 n 2 1 3 22 1 3 2 最高工作频率最高工作频率 管的最高工作频率为功率增益等于一时的频率 由于栅极沟道电容的 f M 存在 使 场效应器件不能在任意的高频下运用 当信号频率增加 则流过 CGC 栅沟电容的信号电流增加 即从源极流入沟道用于增加栅 沟电容充电的那部分截流子 增加 直到足够大 以使全部沟道电流用于充电则使漏极输出信号为 此时对应的频 率是 场效应晶体管的最高信号频率 所以 m 物理与信息科学学院 2010 届毕业论文 8 u g uC gs m GSGCM 5 式中表示栅 沟的总电容 是信号源加到栅源之间的电压 故 场效应晶体 CGC ugs 管的最高工作频率 11 C g f GC m M 2 可见 管跨导愈大 最高工作频率愈高 栅 沟电容愈小 最高工作频率也 CGC 愈高 因此在设计 场效应晶体管时 往往将作为 管的高频优质去衡量 C g GC m 它的高频特性 其比值越高 高频特性越好 由于 12 Uu C g Tgs ox n m L W 则栅 沟电容为 CGC 13 t CC OX oOX OXGC WL WL 其中为栅氧化层单位面积电容 为二氧化硅厚度 为二氧化硅介电常数 为 COXtOX OX o 真空介电常数 所以 14 Uu L f Tgs n M 2 2 5 从上式可以看出 为提高 管的最高工作频率 从结构方面应当使沟道长度 f M 缩到最抵限度尽可能地增大电子在沟道表面的有效迁移率 n 综上所述 限制 场效应管的因素主要有沟道长度和沟道电子迁移率 而根本 原因则是 极间电容的存在 3 3 C C 场效应管频率的提高方法 场效应管频率的提高方法 针对 场效应管频率特性的主要限制因素 我们必须减小沟道长度 增大沟道 表面的电子迁移率 减小栅电容 下面就具体讨论改进方法 物理与信息科学学院 2010 届毕业论文 9 3 3 1 1 缩短沟道长度缩短沟道长度 减小 晶体管的沟道长度可以增大跨导 因而是提高频率的有效途径 这也正 是 器件尺寸不断缩小的一个目的 缩短沟道长度主要还是根据按比例缩小理论通 过改善微电子工艺技术 提高加工水平来实现 沟道长度的缩短受到光刻工艺的限制 用 自对准栅工艺可以在一定程度上得到避免与克服 能其本上消除 对频率的影 CgdCgs 响 但 CMOS 器件缩小到亚 011 m 以后将面临着许多挑战 除了工艺技术问题还有很多器 件物理问题需要解决 主要是 电源电压和阈值电压缩小问题 短沟道效应 栅氧化层可靠 性 量子效应 杂质数起伏的影响 以及互连线延迟等问题 简单的等比例缩小不能解决纳 米 CMOS 面临的种种挑战 研究适于纳米 CMOS 的新型器件结构已成为迫切的课题 6 纳米 CMOS 器件在结构和工艺设计上采取了很多措施来改善器件性能 采用浅沟槽隔 离不仅有效抑制闩锁效应 而且有利于缩小面积提高集成度 为了使 NMOS 和 PMOS 性能更 对称 分别采用 n 和 p 硅栅 使 NMOS 和 PMOS 都是表面沟器件 用硅化物自对准结 7 构 salicide 减小多晶硅线和源 漏区的寄生电阻 利用沟道工程实现优化的沟道掺杂剖 面 用后退掺杂减小表面电场 消弱反型层量子化效应 还可以减小杂质随机分布对阈值电 压的影响 中等掺杂的极浅的源 漏延伸区和环绕掺杂可以有效地抑制短沟效应 优化的沟 道掺杂也可以防止热电子效应 保证器件的可靠性 在改进常规的体硅 CMOS 器件结构设计的同时 近年来发展了若干富有新意的器件结 构 主要是 SOI CMOS 双栅 MOSFET 环栅 MOSFET 凹陷沟道 MOS2FET DTMOSFET 和低温 CMOS 他们在性能 功耗诸方面让 CMOS 的发展日新月异 SOIMOSFET 可以解决一些缩小器 件尺寸带来的器件和工艺问题 如浅结 软失效和体硅 CMOS 的闩锁效应 等等 SOI 优越性 的一个最主要方面是寄生电容小 因而有利于提高电路速度 为了克服 FD SOIMOSFET 背栅 控制作用很弱的问题 发展了双栅 SOIMOSFET 其沟道是一层非常薄的硅 该层硅膜有两个 栅 分别在沟道的两面 在这样的结构中短沟道效应被极大的抑制了 为了进一步提高 8 栅极对沟道的控制能力 可以使沟道四周完全用栅极包围 这就是环栅 MOS2FET 环栅 MOSFET 可以是水平沟道 也可以是垂直沟道 环栅器件应该比双栅器件更有利于抑制短沟 效应和改善亚阈值斜率 而且柱形垂直沟道的环栅器件可以获得更高的集成密度 抑制短 沟效应还有一个途径就是减小源 漏结深 凹陷沟道 MOSFET 利用局部场氧的方法在沟道区 形成凹陷的氧化层 然后再刻蚀掉该氧化层 形成凹陷的沟道区 从而减小了源 漏区相对 沟道的结深 同时较深的源 漏区可以减小源 潜心区串联电阻 采用动态阈值可以解决高 物理与信息科学学院 2010 届毕业论文 10 速度和低功耗的矛盾要求 不仅有利于提高速度 降低静态功耗 而且可以抑制短沟效应 因为工作时的正衬底偏压使源 漏耗尽层减小 早已证明低温下可以改善 MOSFET 性能 但 是由于低温操作需要冷却设备 代价高 因此只要在室温下性能可以不断提高 低温操作就 不会被重视 既然我们现在已经接近了室温 CMOS 性能极限 必须重新审视纳米领域的低温 CMOS 技术 由于低温下高载流子迁移率与低互连电阻 低温 CMOS 在性能上优于 室温 CMOS115 210 倍 9 以上这些方法都有一定程度上解决了 CMOS 器件缩小到亚 011 m 以后所面临的工艺 技术问题和很多器件物理问题从而使沟道路长度得以进一步缩短从而提高了 MOSFET 的频 率特性 扩展了 CMOS 的应用领域 3 23 2 增强电子迁移率增强电子迁移率 在场效应晶体管中 增强沟道中载流子迁移率缩短沟道长度 具有同样效果 对 c 高性能器件来说 反型层迁移率是另一个重要的参数 迁移率一般由等效迁移率和高 eff 场区的等效纵向电场么之间的普适关系来描述 对于特征尺寸非常小的器件 体内散 eff 射对迁移率的影响很小 沟道内表面散射和库仑散射效应对迁移率的影响更为严重 对于 低压工作的高性能器件 保证表面载流子浓度较低以获得较高的迁移率对器件的性能至 关里要 最近的研究表明 库仑散射源自两种互不相关的因素 即界面陷阱和衬底惨杂 考虑了库仑散射和界面散射后 应对上述迁移率的普适关系曲线加以修正 图 4 a 显示 出了迁移率和表面载流子密度的关系 该迁移率是通过改变陷阱态密度的实验测 itc Ns 得的 即通过向栅氧化层中注入电荷改变陷阱密度 并观察其迁移率的变化 在利用 的电流源向栅氧化层注入电荷的过程中 多次测量迁移率的结果显示 随 cm A 25 10 3 着应力时间的增长 从 20 秒到 6000 秒 界面陷阱态增加 研究表明 界面陷阱态对迁移 率有以下影响 DNDitsit itc 10 15 其中是界面陷阱态密度 是表面载流于密度 DitNs 通过测量不同衬底掺杂浓度下的迁移率可以得到衬底掺杂浓度对迁移率的影 物理与信息科学学院 2010 届毕业论文 11 NN As subc 10 16 其中为衬底掺杂浓度 NA 由图 4 b 中沟道掺杂对迁移率的影响可见 与成正比 而与 subc Ns itc 成正比 可见对的依赖关系较弱 并可通过电子在 MOS 反型层中 Ns subc Ns 的分布进行解释 由于电子的分布丰要集中于表面 当较高时 电子受界面电荷的散射更 Ns 加频繁 这就降低了内屏蔽效应引起的迁移率增加 10 图4 迁移率与沟道电荷的关系 a 界面电荷值不同 b 沟道掺杂浓度不同 图 5 给出了迁移率与界面陷阱态和衬底掺杂浓度的关系 在这两种情况中 迁移率 均与总散射中心的数日成反比 物理与信息科学学院 2010 届毕业论文 12 图5 和与的依赖关系 subc DitNA 当 MOSFET 的特征尺寸缩小时 一方面 为了抑制短沟道效应和防止源漏的穿通 沟道 中的掺杂浓度必须增大 另一方面 为了保持良好的驱动电流和改善短沟道效应 栅氧化膜 厚度必须减薄 但阈值电压及电源电压却不能按比例缩小 这就导致栅介质要承受更高的 纵向电场 以上两个因素都使得载流子的迁移率随特征尺寸的缩小而不断下降 进而导致 器件饱和驱动电流变小和截止频率降低 采取应变硅技术 或者采用不同的衬底晶向 可以 显著地增强 MOSFET 的载流子迁移率 现在增强载流子迁移率的措施主要是应变硅技术 应变硅技术通过在硅中引入应变使能带发生分裂 引起载流子重新分布 导致载流子电 导率有效质量减小并降低了能谷间散射 从而有效地增强了载流子的迁移率 因此应变 硅技术受到了越来越多的关注 目前对应变硅器件的研究集中在室温下载流子迁移率 11 饱和漏端电流 阑值电压 亚阑值斜率等电学特性 而对温度特性的研究则不多见 已 有的研究工作主要集中在 10 300K 的温度范围 另外 就是采用 技术 混合晶向衬底技术 这种技术也称为杂合晶向技术 P MOSFET 晶体管在 110 晶向的硅衬底上的性能最佳 对于 P MOSFET 空穴在 110 晶向衬底的迁移率是标准 100 晶向衬底的 2 5 倍 而 N MOSFET 晶体管则在 100 晶 向硅衬底上的性能最佳 大部分硅衬底都是如此 因此 在逻辑电路中 为了使二者的驱 动电流相匹配 PMOS 的沟道宽度则是 NMOS 的两倍 在 110 衬底 110 沟道取向上 电子 和空穴的驱动电流基本上相匹配 然而 在此取向上热生长的 SiO2 厚度不均匀 而且 SiO2 Si 的界面也很粗糙 这些都限制了它的应用 采用高 K 介质则不存在此限制 采用 物理与信息科学学院 2010 届毕业论文 13 CVD 方法淀积的高 K 介质 有很好的均匀性 而且 由高 K 介质引起的迁移率降低 仅为原来 的 5 10 理想的情况下 希望能够在 100 衬底上制作 NMOS 在 110 衬底上制作 PMOS IBM 采用了一种称作 混合衬底取向 的技术 将二者集成在一起 有两种不同的 方案 方案一 PMOS 制作在 110 衬底的 SOI 薄膜上 而 NMOS 制作在 100 外延层上 方案二 NMOS 制作在 100 衬底的 SOI 薄膜上 而 PMOS 制作在 110 外延层上 以方案一为例 首先 采用硅片键合或者智能切割方法 将 110 晶向的 SOI 薄膜粘附在 100 衬底上 然后刻蚀 SOI 和 BOX 层 形成凹槽 接着 在凹槽中沿 100 衬底晶向外延生长 Si 薄膜 PMOS 和 NMOS 分别制作在 110 晶向的 SOI 和 100 晶向的外延层上 详细工艺流程参见文献 采用 12 这种方法制作的栅长为 85 nm 的环形振荡器 其门延迟比 100 衬底的门延迟缩短了 21 增强载流迁移率技术是从根本上来提高半导体的性能 因此它对于短沟道场效应管 具有重要的意义 3 33 3减小栅电容减小栅电容 也是提高 器件频率特性的途径 器件的本征电容和寄生电容与版 图和工艺密切相关 其中栅氧化层厚度有重要影响 在 按比例缩小过程中 为 了抑制短沟道效应 要求栅氧化层厚度的比值一般在 40 50 之间 栅氧化层厚度直接影 响 晶体管的栅电容和跨导利用浅结技术和快速热退火减小了 注入向沟道区 的横向扩散 从而减小栅源 栅漏之间的覆盖面积 从而减小栅电容 提高频率特性 4 4 总结总结 通过上文分析可知限制 CMOS 在射频领域应用的主要因素是载止频率的限制 而频率 限制的因素主要有两个方面沟道长度和电子迁移率 要提高频率特性就要最大限度的缩 短沟道长度增大电子迁移率 本文通过理论分析了限制 CMOS 集成电路频率特性提高的各 种因素并分析了理解决方法 列举了当前实际应用的各种提高频率特性的技术 提示了 今后提高频率特性技术的发展方向 物理与信息科学学院 2010 届毕业论文 14 参考文献 1 王志华 吴恩德 CMOS 射频集成电路的现状与发展 电子学报 J 2001 年 第二期 233 2