系统结构复习

中国地质大学 武汉 计算机学院 吴湘宁 计算机体系结构习题及答案计算机体系结构习题及答案 第一章第一章 基础知识基础知识 1 名词解释 翻译 解释 模拟 仿真 透明性 程序访问局部性 答案 略 2 一个经解释实现的计算机可以按功能划分为四级 每一级为了执行一条指令需要下一级的 N 条指令 若执行第一级的一条指令需要的时间为 K ns 那么执行第二 三 四级的一条指 令各需要多少时间 3 计算机系统按功能划分层次结构的好处主要体现在哪些方面 答案 1 有利于理解软件 硬件和固件在系统中的地位和作用 2 有利于理解各种语言的实质和实现途径 3 有利于推动计算机系统结构的发展 4 有利于理解计算机系统结构的定义 4 什么是透明性 对计算机系统结构 下列哪些是透明的 哪些是不透明的 1 存储器的模 m 交叉存取 2 浮点数据表示 3 I O 系统是采用通道方式还是 I O 处理机方 式 4 阵列运算部件 5 数据总线宽度 6 通道是采用结合型的还是独立型的 7 访问方式保 护 8 程序性中断 9 串行 重叠还是流水控制方式 10 堆栈指令 11 存储器的最小编址单 位 12 Cache 存储器 答案 一种本来是存在的事务或属性 但从某种角度看却好像不存在 称为透明性 对计算机系统结构来说透明的是 1 4 5 6 9 12 对计算机系统结构来说不透明的是 2 3 7 8 10 11 5 什么是计算机体系结构 什么是计算机组成 什么是计算机实现 并说明三者的关系和相 互影响 答案 计算机系统结构计算机系统结构是计算机系统的软 硬件分界面 是机器语言程序员或是编译程序员 所需了解的计算机属性 计算机组成计算机组成是计算机系统结构的逻辑事项 计算机实现计算机实现是计算机组成的物理实现 三者的关系和互相影响为三者的关系和互相影响为 1 具有相同系统结构的计算机可以采用不同的组成 2 2 一种计算机组成可以采用多种不同的计算机实现 3 计算机组成 计算机实现对计算机系统结构有着很大的影响 4 计算机系统结构的设计不应限制计算机组成和实现技术 应能用于高档机 也可用于低 挡机 5 在不同时期 计算机系统结构 组成和实现所包含的内容会有所变化 三者之间的界线 常常很模糊 6 从机器 汇编 语言程序员角度看 以下哪些是透明的 1 指令地址存储器 2 指令缓冲器 3 时标发生器 4 条件码寄存器 5 乘法器 6 主存地址 寄存器 7 磁盘外设 8 先行进位链 10 通用寄存器 11 中断字寄存器 答案 对机器 汇编 语言程序员来说透明的有 2 3 5 6 8 9 对机器 汇编 语言程序员来说不透明的有 1 4 7 10 11 7 假设在一台 40 MHz 处理机上运行 200 000 条指令的目标代码 程序主要由四种类型的指 令所组成 根据程序跟踪实验结果 各类指令的混合比和每类指令的 CPI 值如表 1 9 所示 1 试计算在单处理机上执行上述该程序时的平均 CPI 2 根据 1 所得到的 CPI 计算相应的 MIPS 速率及程序的执行时间 答案 1 2 24 CPI 2 17 86 MPIS 0 0112 s 8 某工作站采用时钟频率为 15 MHz 处理速率为 10 MIPS 的处理机来执行一个程序 假 定每次存储器存取为 1 周期延迟 试问 1 此计算机的有效 CPI 是多少 2 假定将处理机的时钟频率提高到 30 MHz 但存储器子系统速率不变 这样 每次存 储器存取需要两个时钟周期 如果 30 的指令每条只需要一次存储存取 而另外 5 的指令 每条需要两次存储存取 还假定已知混合程序的指令数不变 并与原工作站兼容 试求改进后 的处理机性能 答案 1 1 5 CPI 2 15 8 MPIS 9 什么是并行性 它分为哪两种类型 开发计算机系统并行性的主要技术途径有哪三个 沿这些途径分别发展出什么类型的计算机 答案 略 10 实现软件移植的途径有哪些 答案 略 11 什么是 Flynn 分类法 按照 Flynn 分类法可将计算机系统分为哪几类 答案 略 第二章第二章 指令系统指令系统 1 名词解释 数据类型 数据表示 规格化浮点数 Huffman 编码 扩展编码 RISC 答案 略 2 某模型机有 8 条指令 I1 I8 它们的使用频度分别为 0 3 0 3 0 2 0 1 0 05 0 02 0 02 0 01 1 试分别用 Huffman 编码和平均码长最短的等长扩展码 限定为两种码长 对其操作码 进行编码 2 分别计算 Huffman 编码和等长扩展码编码的平均长度 答案 1 操作码的 Huffman 编码和 2 4 等长扩展码编码如下表 1 所示 2 Huffman 编码的平均长度为 2 38 位 等长扩展码编码的平均码长为 2 8 位 3 某模型机有 10 条指令 I1 I10 它们的使用频度分别为 0 3 0 24 0 16 0 12 0 07 0 04 0 03 0 02 0 01 0 01 1 计算机采用等长操作码表示时的信息冗余量 2 要求操作码平均码长最短 试设计操作码的编码 并计算所设计操作码的平均长度 3 设 计 2 5 扩展操作码编码 并计算平均码长 4 设计 2 4 2 8 等长扩展码编码 并计算平均码长 答案 1 采用等长操作码表示时的 信息冗余量为 33 5 2 操作码的 Huffman 编码如表 2 所示 此种编码的平均长度为 2 7 位 3 操作码的 2 5 扩展码编码如表 2 所示 此种编码的平均长度为 2 9 位 4 操作码的 2 4 2 4 等长扩展码编码如表 2 所示 此种编码的平均长度为 2 92 位 4 何谓指令格式的优化 操作码和地址码的优化一般采用哪些方法 答案 指令格式的优化是指通过采用多种不同的寻址方式 地址制 地址形式和地址码长度 以及多种指令字长 并将它们与可变长操作码的优化表示相结合 就可以构成冗余度尽可能 少的指令字 操作码的优化采用扩展操作码编码法 地址码优化有以下四种方法 1 在指令中采用不同的寻址方式 2 2 在指令中采用多地址制 3 同一种地址制还可以采用多种地址形式和长度 也可以考虑利用空白处来存放直接 操作数或常数等 4 在以上措施的基础上 还可以进一步考虑采用多种指令字长度的指令 5 若某机设计有如下指令格式的指令 三地址指令 12 种 一地址指令 254 种 设计指令的长度为 16 位 每个地址码字段的位数均为 4 位 若操作码的编码采用扩展操作码 问二地址指令最多可以设计多少种 答案 二地址指 令最多可以设计 48 种 6 一台模型机共有九条指令 I1 I9 各指令的使用频度分别为 0 3 0 2 0 2 0 1 0 08 0 6 0 03 0 02 0 01 该模型机有 8 位和 16 位两种指令字长 8 位字长指令为寄存器 寄存器 R R 二地址类型 16 位字长指令为寄存器 存储器 R M 二地址变址寻址类型 1 试设计有两种码长的扩展操作码 使其平均码长最短 并计算此种编码的平均码长 2 在 1 的基础上 该机允许使用多少个可编址的通用寄存器 3 若采用通用寄存器作为变址寄存器 试设计该机的两种指令格式 并标出各字段的 位数 4 计算变址寻址的偏移地址范围 答案 1 操作码的 2 5 扩展码编码如表 3 所示 此种编码的平均长度位 2 9 位 2 在 1 的基础上 该机允许使用 8 个可编址的通用寄存器 3 该机的两种指令格式及各字段的位数如下 R R 型 操作码 OP 2 位 源寄存器 RS 3 位 目的寄存器 Rd 3 位 R M 型 操作码 OP 5 位 源寄存器 RS 3 位 变址寄存器 RX 3 位 偏移地址 5 位 4 变址寻址的偏移地址范围为 16 15 7 简述 CISC 的特点 答案 CISC 的特点如下 1 庞大的指令系统 2 采用了可变长度的指令格式 3 指令使用的寻址方式繁多 4 CISC 指令系统中包括一些用于特殊用途的指令 各种指令的使用频度相当悬殊 8 从指令格式 寻址方式以及平均 CPI 三个方面 比较经典 CISC 和纯 RISC 体系结构 答案 略 9 简述 RISC 设计的一般原则 答案 1 精简指令条数 保留使用频度高的指令 2 简化指令格式 采用简单寻址方式 绝大多数指令可以在单周期内执行完成 3 采用寄存器间运算结构 减少访存次数 4 指令以硬联组合电路实现为主 少量指令可以用微程序解释方式执行 5 优化编译程 序的设计 10 RISC 计算机采用了哪些关键技术 各是什么含义 答案 1 遵循按 RISC 机器一般原则设计的技术 2 指令采用交叉和流水的方式解释执行 并采用优化延迟转移技术 3 在 CPU 中设置大量的寄存器组 并采用重叠寄存器窗口的技术 4 在逻辑上采用硬联实现为主 适当辅以微程序解释的技术 5 优化编译系统设计的技术 第三章第三章 存储系统存储系统 1 名词解释 低位交叉存储器 虚拟存储器 地址映象 地址变换 页面失效 页面冲突 替换算法 组相联映象 写直达法 答案 略 2 以页式虚拟存储器为例 说明什么是内部地址变换和外部地址变换 什么时候发生外部 地址变换 答案 程序运行时 虚拟存储系统按照地址映象方式把虚拟地址转换成主存物理地址的过 程称为地址变换 又称为内部地址变换 如果要访问的指令或数据已经在主存中 则命中 主存 否则就发生了页面失效 此时需要进行外部地址变换 即将虚拟地址变换成为辅存 物理地址 然后再根据这个辅存物理地址从辅存上将所需指令或数据所在的页面调入主存 可见 当发生页面失效的时候 需要进行外部地址变换 3 什么是堆栈型替换算法 哪些算法属于堆栈型替换算法 答案 堆栈型替换算法是指如果以任意一个程序的页地址流作两次主存页面数分配 分别 分配 m 个主存页面和 n 个主存页面 并且有 m n 如果在任何时刻 t 主存页面数集合 Bt 都满足关系 Bt m Bt n 则这类算法称为堆栈型替换算法 堆栈型算法的基本思想是 随着分配给程序的主存页面数增加 主存的命中率也提高 至少不下降 LRU LFU OPT 算法都是堆栈型算法 而 RAND 和 FIFO 算法都不是堆栈型算法 4 Cache 存储系统中有哪些常用的地址映象方法 各有什么优缺点 答案 Cache 存储系统有以下几种常用的地址映象方法 全相联地址映象 把主存空间和 Cache 空间都划分为大小相等的块 块的大小一般是一 个主存访问周期内对主存访问的信息量 主存的任意一块可以装入到 Cache 中的任意一块 位置上 优点是块冲突概率最低 缺点是要使用相联存储器 所以检索过程昂贵 需要的 硬件成本比较高 而且当 Cache 较大时 相联存储器的表长也较大 查表速度难以提高 直接地址映象 把主存空间按照 Cache 的大小划分为若干个区 主存各个区中块号相同 的主存块只能够装入到 Cache 中具有同一块号的特定块位置上 直接映象的优点是硬件实 现简单 不需要相联查找 不需要页面替换算法 因而成本较低且地址变换速度快 缺点 是块的冲突的概率高 Cache 的利用率低 组相联映象 把主存按照 Cache 的大小分区 主存中的各区和 Cache 再按照同样大小划 分成数量相等的组 组内按照同样大小划分成块 主存的组与 Cache 的组之间采用直接映 象 组内的块之间采用全相联映象 具有较好的性能价格比 其优缺点介于全相联映象和 直接映象的优缺点之间 与全相联映象相比 实现起来更加经济 查表的速度也较快 与 直接映象相比 块的冲突概率显著降低 5 什么是 Cache 的一致性问题 说明单处理机中 Cache 一致性问题的产生原因及解决方法 答案 一般情况下 Cache 中存放的是主存的部分副本 因此 Cache 块应该与相应主存块 的内容保持一致 但是在某些情况下 Cache 块与相应主存块的内容会不相同 也就是产 生了 Cache 的一致性问题 在单处理机中 造成 Cache 一致性问题的原因主要有 CPU 修改了 Cache 中的内容 而主存中相应内容却没有改变 I O 处理机或 I O 设备读入数据到主存 修改了主存的内容 而 Cache 中对应的内容却 没有改变 在单处理机中 解决 Cache 一致性问题主要有两种方法 写直达法 又称为全写法 写贯通法 是指当 Cache 写命中时 必须把数据同时写入 Cache 和主存中 写回法 是指当 Cache 写命中时 只修改 Cache 的内容 而不立即写入主存 只有当这 一块将被替换出 Cache 的时候 才把已修改的 Cache 块写回到主存 6 假设二级存储系统两级物理存储器的访问时间的关系为 T2 5T1 在命中率 H 为 0 9 和 0 99 两种情况下 分别计算存储系统的访问效率 7 要求主存实际频宽为 4MB s 现设主存每个分体的存取周期为 2us 宽度为 4 个字节 采用模 m 多分体交叉存取 但实际频宽只能达到最大频宽的 0 6 倍 问主存模数 m 应取多 少方能使两者的速度基本匹配 其中 m 取 2 的幂 8 在一个 Cache 存储系统中 主存储器的访问周期 存储容量和单位价格分别为 60ns 64MB 和 10 元 MB Cache 的访问周期 存储容量和单位价格分别为 10ns 512KB 和 100 元 MB Cache 的命中率为 0 98 1 计算这个 Cache 存储系统的等效访问周期 存储容量和单位价格 2 计算这个 Cache 存储系统的访问效率 9 一个由 Cache 和主存构成的二级存储系统 已知主存容量为 1M 字 Cache 容量为 32K 字 采用组相联地址映象与变换 Cache 共分 8 组 主存和 Cache 的块的大小为 64 字 1 写出主存和 Cache 的地址格式 要求说明各字段名称和位数 2 如果 Cache 的存取周期为 20ns 命中率为 0 95 希望采用 Cache 后的加速比达到 10 那么要求主存的存取周期应该为多少 主存容量为字 故主存地址有 20 位 Cache 的容量为 32K 字 所以2021 M152 Cache 的地址有 15 位 主存按照 Cache 的容量分区 所以区号 E 长度 20 15 5 位 采用组相联映象 Cache 共分 8 组 所以组号 G 和 g 为 3 位 主存和 Cache 的块的大小为 64 字 所以块内地址 W 和 w 的长度为 6 位 块号 B 和 b 的长度 15 3 6 6 位 2 已知 Cache 的存取周期 TC 20ns 命中率 H 0 95 设主存的存取周期为 TM 有 得到所要求的主存存取周期为 380ns MT 10 在页式虚拟存储器中 一个程序由 0 4 共 5 个虚页组成 在程序执行过程中 访存虚 页地址流为 0 1 0 4 3 0 2 3 1 3 假设分配给这个程序的主存空间有 3 个实页 分别采用 FIFO LRU OPT 替换算法进行 替换调度 1 分别画出 3 种替换算法对主存 3 个实页位置的使用情况 2 分别计算 3 种替换算法的主存命中率 答案 1 分别用 FIFO LRU OPT 替换算法对主存 3 个实页使用过程如下图所示 其 中 表示准备替换出去的页 2 FIFO 替换算法的主存命中率 H 2 10 0 20 LRU 替换算法的主存命中率 H 4 10 0 40 OPT 替换算法的主存命中率 H 5 10 0 50 11 设某程序包含 5 个虚页 其页地址为 4 5 3 2 5 1 3 2 2 5 1 3 当使用 LRU 法替换时 为获得最高的命中率 至少应分配给该程序几个实页 其可能的最高命中 率为多少 答案 由于 LRU 是堆栈型替换算法 因此 随着分配给该程序的实页数的增加 主存命 中率会单调上升 但是在实页数增加到一定的程度后 命中率就不再提高 下面使用堆栈 处理法 该程序处理过程如下表所示 其中 N 为主存页面数 由上表可以看出 采用 LRU 替换算法 要达到最高命中率 只需要分配该该程序 4 个实页 最高命中率为 H 7 12 0 58 第四章第四章 输入输出系统输入输出系统 1 名词解释 中断屏蔽码 中断响应次序 中断处理次序 通道极限流量 通道实际最大流量 答案 略 2 从系统结构的角度来讲 I O 系统的设计对整个计算机系统有何影响 答案 I O 系统的好坏直接影响到整个计算机系统的性能 即会影响系统的处理速度 因为根据 Amdal 定律 系统性能的性能受系统中速度最慢部分制约 因此 不论其他部件如 CPU 存储系统速度再快 但是 I O 系统比较慢的话 系统的性能仍然比较低 3 简述通道的工作过程 答案 略 4 简述字节多路通道 选择型通道 数组通道的数据传输过程 答案 略 5 设中断屏蔽位 1 对应开放 为 0 对应屏蔽 各级中断处理程序的中断屏蔽位设置 如下 1 当中断响应先后次序为 1 2 3 4 时 其中断处理次序是什么 2 如果所有的中断处理都各需 3 t 若在运行用户程序时 同时出现了 2 3 级中断请求 经过 2 t 又同时出现了 1 4 级中断请求 画出程序运行过程示意图 6 若计算机共有 5 级中断 中断响应的优先次序从高到低依次是 1 2 3 4 5 1 若要将中断的优先次序改为 1 4 5 2 3 设计各级中断处理程序的中断级屏蔽码 中断级屏蔽位为 1 对应屏蔽 为 0 对应开放 2 若在运行用户程序时 同时出现了 4 2 级中断请求 而在处理第 2 级中断未完成时 又同时出现了第 1 3 5 级中断请求 请画出程序运行过程示意图 7 设某个字节多路通道的设备选择时间为 TD 9 8 s 传送一个字节的数据传送时间为 TS 0 2 s 若某种低速外设每隔 500 s 发出一次传送请求 那么 该通道最多可连接多少 台这样的设备 答案 50 台 分析过程略 可参考习题书 8 设某个数组多路通道的设备选择时间为 TS 1 s 传送一个字节数据的传送时间为 TD 1 s 一次传送定长数据块的大小 k 512B 现有 8 台外设的数据传输率分别如下表所示 问哪些设备可以连接到通道上正常工作 答案 2 3 4 5 6 可连接到通道上正常工作 分析过程略 可参考习题书 9 一个通道型 I O 系统 由一个字节多路通道 A 其中包括两个子通道 A1 和 A2 两个数 组多路通道 B1 和 B2 以及一个选择通道 C 构成 各通道所接设备和设备的数据传输速率 如下表所示 1 分别结算通道 A B1 B2 C 的最大流量至少为多少才不会丢失传送的数据 2 若整个 I O 系统的流量占主存频宽的 1 2 时 才认为两者的速度是匹配的 问主存的 频宽应达到多少 答案 1 只有当 A 的最大流量为 512KB s B1 的最大流量为 512KB s B2 的最大流量为 512KB s C 的最大流量为 1024KB s 时 才不会丢失数据 2 主存的频宽应达到 5MB S 分析过程略 可参考习题书 10 某个字节多路通道连接 6 台外设 它们的数据传输率分别如下表所示 1 计算通道的实际流量 fbyte 2 若通道最大流量 fmax byte fbyte 求通道的工作周期 TS TD 3 设通道对外设数据传送请求的响应优先次序按外设的数据传输速率从高到低排序 若 6 台外设同时发出传送请求 请画出该通道处理这 6 台外设传送请求的处理时间示意图 并由此指出哪台外设会局部丢失数据 试提出避免数据丢失的解决方法 答案 1 通道的实际流量 fbyte 200B s 2 通道的工作周期 TS TD 5 s 3 处理时间示意图略 避免数据丢失的解决方法可参考教材 第五章第五章 流水线技术流水线技术 1 名词解释 指令的重叠解释方式指令的重叠解释方式 在解释第 k 条指令的操作完成之前 就可开始解释第 k 1 条指令 一 次重叠 指把一条指令的解释过程分为 分析 和 执行 两个子过程 分别由指令分析部 件和指令执行部件来完成相应的功能 无论何时 在指令分析部件和指令执行部件内部只有 相邻的两条指令在重叠执行 操作数相关操作数相关 指在第 k 条指令和第 k 1 条指令的数据地址之间发生关联而造成第 k 条指令 和第 k 1 条指令不能同时解释的现象 指令相关指令相关 指第 k 条指令的结果会影响第 k 1 条指令内容而产生关联 造成第 k 条指令和第 k 1 条指令不能同时解释的现象 静态流水线静态流水线 指在同一时间内 多功能流水线中的各个功能段只能按一种功能的联接方式工 作 动态流水线动态流水线 指在同一时间内 多功能流水线中的各个功能段可按不同功能或运算的联接方 式工作 线性流水线线性流水线 流水线各段串行连接 没有反馈回路 各个段只经过一次 非线性流水线非线性流水线 流水线中除了由串行连接的通路外 还有某种反馈回路 使得一个任务流经 流水线时 需经过某个段或越过某些段 流水线的实际吞吐率流水线的实际吞吐率 指从启动流水线处理机开始到流水线操作结束 单位时间内流出的任 务数 流水线的加速比流水线的加速比 指流水线工作相对于等效的非流水线顺序串行工作方式 速度提高的比值 流水线的效率 指流水线设备的利用率 预约表预约表 它用于非线性流水线 是一张二维的表格 其横坐标表示流水线工作的时钟周期 纵 坐标表示流水线的功能段 中间画 表示该功能段在这一时钟周期处于工作状态 空白 的地方表示该功能段在这个时刻周期不工作 冲突向量冲突向量 用一个有 N 1 位的位向量来表示后继新任务间隔各种不同拍数流入流水线时 是 否会发生功能段使用的冲突 称此位向量为冲突向量 局部性相关局部性相关 指令相关 主存操作数相关和通用 变址寄存器组操作数相关 只影响相关的两 条或几条指令 或至多影响流水线某些段的推后工作 并不会改动指令缓冲器中预取到的指 令的内容 影响是局部的 全局性相关全局性相关 转移指令和其后的指令之间存在关联 使不能同时解释 其造成的对流水机器 的吞吐率和效率下降的影响要比指令相关 主存操作数相关和通用 变址寄存器组操作数相 关严重得多 它可能会造成流水线中很多已被解释的指令作废 需要重新预取指令进入指令 缓冲寄存器等 它将会影响整个程序的执行顺序 先写后读相关先写后读相关 若后一条指令的源操作数地址与前一条指令的目的操作数地址相同 就称这 两条指令发生了先写后读相关 先读后写相关先读后写相关 若后后一条指令的目的操作数地址与前一条指令的源操作数地址相同 就称 这两条指令发生了先读后写相关 写 写相关写 写相关 若前后两条指令使用了相同的目的操作数地址 就称这两条指令发生了写 写 相关 超标量流水线超标量流水线 指在每个时钟周期同时并行发射多条指令 并产生多个结果的流水线 超流水线超流水线 指在每个基本时钟周期内分时发射多条指令 每一时刻只发射一条指令 并产生 多个结果的流水线 超标量超流水线超标量超流水线 是超标量流水线与超流水流水线的结合 指在一个基本时钟周期内能分时 发射多条指令 且每一时刻能同时发射多条指令 并产生多个结果的流水线 VLIW 超长指令字 指在每个时钟周期发射一条超长指令 每条超长指令由多个短指令构 成 在流水线的执行段 这些短指令被分散到不同的运算部件上并行处理 因此该流水线 每个始终周期可并产生多个短指令运行结果 2 试解释重叠方式中出现的相关问题和解决办法 答 重叠方式中出现的相关问题主要有指令相关 主存空间数相关 通用寄存器组数相关和 通用寄存器组基址值或变址值相关等 指令相关可转化成操作数的相关来处理 主存空间数 相关的处理办法一般采用推后相关单元的读的方法 通用寄存器组数相关的处理可采用推后 相关单元的读 设置相关专用通路两种方法 通用寄存器组基址值或变址值相关的处理也可 采用推后相关单元的读 设置相关专用通路两种方法 3 假设一条指令的执行过程分为 取指令 分析 和 执行 三个阶段 每一个阶段的 执行时间分别为 在下列各种情况下 分别写出连续执行 n 条指令所需要的时 间表达式 1 顺序执行方式 2 仅 取指令 和 执行 重叠 3 先行控制方式 4 一台非流水处理器 X 的时钟频率为 26MHz 平均 CPI 为 4 处理器 Y 是对 X 机的改进 它 有一条 5 级流水线 各级经过的时间为一个时钟周期 但由于锁定器延迟和时钟扭斜效应 其 时钟频率仅为 20MHz 1 若有 100 条指令的程序运行在两台处理机上时 假设每条指令之间不发生任何相关 求处理机 Y 相对于处理机 X 的加速比是多少 2 计算执行此程序时每台处理机的 MIPS 速 率 5 某条流水线由四个功能部件组