计算机组成原理CPU设计

1 1 CPU 的用途 字长 8 位 D 7 0 寻址范围 64byte 2 的 6 次方 64 A 5 0 2 确定 ISA 包括程序员可访问的寄存器 1 程序员可访问的寄存器 AC 8 位累加器 CPU 的指令集 共 4 条 指令操作码操作 COM00XXXXXX AC AC 取反 JREL01XXXXXX PC PC 00AAAAAA OR10XXXXXX AC AC M 00AAAAAA SUB111AAAAAA AC AC M 00AAAAAA 1 2 其他寄存器 AR地址寄存器6 位由 A 5 0 向存贮提供地址 PC程序计数器6 位指向下一条指令的地址 DR数据寄存器8 位通过 D 7 0 从存贮器接收指令和数据 IR指令寄存器2 位存放从存贮器中取回的指令的操作码部分 3 CPU 设计状态图 为了确定 CPU 的状态图 对每条指令作以下分析 1 从存贮器中取指令 所有指令均相同 原理原理 在 CPU 能执行指令之前 它必须从存贮器中取出 CPU 通过执行如下的操 作序列完成这个任务 A 选择存贮单元由 A 5 0 确定 B 对工 A 5 0 译码 延迟 并向存贮器发一个信号使存贮器将此指令输出 到它的输出引脚 这些引脚与 CPU 的 D 7 0 相连 CPU 从这些引脚读 入数据 具体操作 具体操作 分为三个状态 A 要取的指令的地址存放在程序计数器 PC 中 第一步就是把 PC 的内 容拷贝到 AR 中 FETCH1 AR PC B CPU 必须从存贮器中读取指令 为此 CPU 必须发一个 READ 信号到器的 RD RD RAM 相对于 OE ROM 端上使存贮器将数据发送到 D 7 0 上 存 入 CPU 的 DR 寄存器中 同时实现 PC PC 1 为取下一条指令作准备 FETCH2 DR M PC PC 1 C 作为取指令的一部分 CPU 还必须完成两件事 DR 的高 2 位拷贝到 IR 目的是确定指令的功能 DR 的低 6 位拷贝到 AR 目的 a 对于 ORT 和 SUB1 指令这 6 位包含了指令的一个操作数的存贮 器地址 一个数已经在 AC b 对于 COM 和 JREL 它们不需要再次访问存贮器 一旦它们返 2 回到 FETCH1 周期 FETCH1 将把 PC 的值装到 AR 覆盖无用的值 FETCH3 IR DR 7 6 AR DR 5 0 取指令周期的状态图取指令周期的状态图 2 指令译码 每条指令的操作码都是唯一的 本 CPU 有四条指令 因此有四个不同的执行同期 为此用 IR 中的值来确定即可 FETCH1 FETCH2 FETCH3 COM 执行 周期 OR 执 行周 期 SUB1 执行 周期 IR 00 IR 01 IR 10 IR 11 JREL 执行 周期 3 指令执行 每条指令的执行周期都是一样的 每条指令的执行周期的状态分析 1 COM 指令 功能是对 AC 的内容取反 执行周期的状态是 COM1 AC AC 2 JREL 指令 代码为 01AAAAAA 即转移的相对地址由 AAAAAA 确定 而 AAAAAA 在 DR 5 0 中 所以有 JREL1 PC PC DR 5 0 3 OR 指令 为了执行指令 必须完成两件事情 OR1 DR M 从存贮器取出一个操作数送到数据寄存器 OR2 AC AC DR 与 AC 相或 并把结果存回 AC 中 FETCH1FETCH2FETCH3 3 4 SUB1 指令 为了执行指令 必须完成两件事情 SUB11 DR M 从存贮器取出一个操作数送到数据寄存器 SUB12 AC AC DR 对 DR 取反 等于 DR 1 综上所述可知 CPU 的完全状态图如下 FETCH1 FETCH2 FETCH3 COM1OR1JREL1SUB11 IR 00 IR 01IR 10 IR 11 OR2SUB12 4 设计必要的数据通路和控制逻辑 以便实现这个有限状态机 最终实现这个 CPU 状态图以及寄存器的传输说明了实现本 CPU 所须完成工作 方法和步骤如下 1 与 CPU 的每个状态相关联的操作 共九个状态 FETCH1 AR PC FETCH2 DR M PC PC 1 FETCH3 IR DR 7 6 AR DR 5 0 COM1 AC AC JREL1 PC PC DR 5 0 OR1 DR M OR2 AC AC DR SUB11 DR M SUB12 AC AC DR 2 建立数据通路的原理和方法 A 存贮器是通过引脚 D 7 0 将数据送给 CPU B 存贮器的地址是通过地址引脚 A 5 0 从 AR 中获得的 于是 CPU 与存贮器之间 要 A 5 0 地址 和 D 7 0 数据 通路 如下图 4 8 AR AC DR IR PC M CLK A 5 0 D 7 0 8 6 8 6 6 222 6 6 66 6 6 8 6 8 6 8 6 8 6 3 总线类型的确定方法 原理原理 首先把操作数重新分组 依据是指导修改同一个寄存器的操作分配在同一组 AR AR PC AR DR 5 0 PC PC PC DR 5 0 PC PC 1 DR DR M IR IR DR 7 6 AC AC AR DR IR AC 总是从其他一些部件中装入数据 若数据已在总线上 则需要做的是能够执行并装 入操作 LD 端口分别是 ARLOAD DRLOAD IRLOAD ACLOAD 信号同步装 入 b PC 能从其他一些部件中装入数据 还有相应的自增 INC 当前值 所以应创建一个 单独的硬件使之能自增 端口有 PCINC PCLOAD 8 5 4 把每个部件都连接到系统总线上 三态缓冲区 原有的寄存器部是把结果输出到系统总线 使 CPU 内部数据冲突 所 以应增加三态缓冲区加以控制 但 AR 的输出还应与 A 5 0 相接 这是寻址所需 5 根据实际需要修改上图的设计 并加上适当控制信号名称 1 AR 仅向存贮器提供地址 没有必要将它的输出连接到内部总线上 加上 ARLOAD 实现从 BUS 装入数据 2 AR PC 保留三态缓冲器由 PCBUS 控制同步 3 IR 不通过内部总线向任何其他部件提供数据 而 IR 的输出将直接送到控 制器用于确定指令的功能 4 AC 本 CPU 不向其他任何单位提供数据 5 DR 7 0 不统一 有 6 位也有 2 位宽度 必须确定哪些寄存器从总线的哪 些位上接收和发送数据 应有 DRBUS 实现同步 DRLOAD 实现 LD 6 AC 必须能装载 AC DR 的和 以及 AC DR 与 AC 的逻辑与结果 CPU 必 须包含一个能产生这些结果的 ALU 并由 ACLOAD 实现装入 7 PC 必须能装载 PC DR 5 0 的和 CPU 必须包含一个能产生这些结果的 ALU 并由 PCLOAD 实现载入 而 PCINC 实现 PC PC 1 8 6 IRLOAD ACLOAD D ALUS1 ALUS2 MEMBUS READ DRBUS PCBUSARLOAD 6 PCLOADPCINC DRLOAD8 6 2 8 AC PC M CLK A 5 0 D 7 0 8 6 66 6 6 8 6 8 6 ALU2 ALU1 DR AR IR 6 ALU 的设计的设计 1 ALU1 与 PC 相连 的设计 数据通路的分析 功 ALU1 必须接收 PC 和 DR 作为输入 然后把运算结果输 出到 PC 实现 PC PC DR 5 0 在本 CPU 中 把 PC 的导线和 ALU 的输入输出相连起来 并且利用系统总线 把 DR 和 ALU 的输入连接起来 用计数器来实现 PC PC 1 操作 就可以在 FETCH2 内完成 因为计数器不 必占用总线的时间 6 D 5 0 PARALLEL ADDER PC DR TO PC 6 6 From bus 2 ALU2 与 AC 相连 的设计 在本 ALU 的设计中 AC 和 ALU 的输入输出连接 并且利用系统总线把 DR 和 ALU 和输入相连起来 8 8 8 AC M U X ALUS1 ALUS2 TO AC 8 PARALLEL ADDER DR From bus 8 88 8 8 8 0 1 2 ALUS1 ALUS2 0 0 选 AC AC ALUS1 ALUS2 0 1 选 AC AC DR ALUS1 ALUS2 1 0 选 AC AC DR 7 用硬布线的方法设计控制器用硬布线的方法设计控制器 组成组成 计数器 保存当前状态 共有 9 个状态 四条指令 共有 9 个状态 所以需要一个四 16 位译码器 译码器中有 7 个状态没用到 译码器 接收当前状态并为每个状态生成单独的信号 逻辑组合 接受单独的状态信号 为每一部件生成控制信号以及计数器的控制信号 原理图原理图 计 数 器 LD INC CLR 译 码 器 逻 辑 输入 控制信号 计数器与译码器的设计计数器与译码器的设计 1 FETCH1 状态 规定计数器的 0 值 使用计数器的 CLR 1 到达这一状态 指令执行完 毕后 转入的取址状态 2 将顺序状态设定为计数器的连续值 用 INC 实现 3 利用 IR 映射 1 IR 0 来确定指令的执行 如下表 IR计数值状态 001000COM1 011010JREL1 101100OR1 111110SUB1 指令的执行 FETCH1 0 FETCH2 1 FETCH3 2 COM1 8 JREL1 10 OR1 12 OR2 13 SUB11 14 SUB12 15 8 FETCH3 FETCH1 FETCH2 OR1 SUB11 COUNTER LD INC CLR 0 1 2 DECODER 8 10 12 13 14 15 COM1 JREL1 OR2 SUB12 FETCH1 FETCH2 FETCH2 COM1 JREL1 OR1 OR2 SUB11 SUB12 1IR 1 0 0 4 4 计数器控制信号的确定 LD 在取址周期的 FETCH3 状态中发出 进入执行周期的第一个状态 装载 1IR 0 进入 指令的正确执行周期 FETCH3 IR DR 7 6 AR DR 5 0 INC CLR 如上图所示 根据译码器的输出信号组合后产生 中寄存器的有关信号根据译码器的输出信号组合后产生 中寄存器的有关信号 ARLOAD 装载地址寄存器的控制信号 FETCH1 AR PC FETCH3 AR DR 5 0 2PCLOAD PCINC PCLOAD JREL1 PC PC DR 5 0 PCINC FETCH2 PC PC 1 3DRLOAD 实现 DR M FETCH2 OR1 SUB11 ACLOAD 实现 AC AC AC AC DR AC AC DR ACLOAD COM1 OR2 SUB12 IRLOAD FETCH3 6ALUS1 ALUS2 与 相连的 有两个控制信号 ALUS1 ALUS2 0 0 选 COM1 AC AC ALUS1 ALUS2 0 1 选 OR2 AC AC DR ALUS1 ALUS2 1 0 选 SUB12 AC 9 因共有 9 条微指令 可用四位 MUX 微地址寄存器 微地址寄存器 控存 24 16 9 用四位 确定 UPOS 的位数 二二 生成正确序列并设计映象逻辑生成正确序列并设计映象逻辑 1 给有限状态机的每一种状态分配一个控存地址 利用 IR 映射 1 IR 0 来确定指令的执行如下表 13 IR计数值状态 001000COM1 011010JREL1 101100OR1 111110SUB1 2 其余微指令的地址 微程序控制器的状态地址 FETCH1 0 FETCH2 1 FETCH3 2 COM1 8 JREL1 10 OR1 12 OR2 13 SUB11 14 SUB12 15 3 确定微指令中的选择域和地址域 即生成正确的微指令执行顺序 1 一般状态转换 设 SEL 0 ADDR 为下一条指令要执行的控存号 一个微指执行完后 从 ADDR 中得到 下址 转到 ADDR 指定的微指令 2 特别状态 FETCH3 下址的确定 当 FETCH3 执行完后 必须到指令执行周期的微子程序入处 根据 1IR 0 所算出的结果 三三 生成正确的微操作及相应的控制信号生成正确的微操作及相应的控制信号 用水平型微指令生成微操作及用垂直型指令生成微操作 本 CPU 采用水平型微指令生成微操作法 微操作及它们的助记符 助记符微操作 ARPC AR PC DRM DR M PCIN PC PC 1 IRDR IR DR 7 6 ARDR AR DR 5 0 NOAC AC AC PCPLUSDR PC PC DR 5 0 ACORDR AC AC DR ACSUBDR AC AC DR 由于 IRDR 和 ARDR 在同一个微操作进行 可以对他们进行合并为 AIDR 来表示 指令格式 选择域 1 位微操作域 8 位下址域 4 位 微程序控制器基本的水平微代码 14 状态地址SE L AR PC DR M PC IN AI D