数字电路电子时钟课程设计

数字电路电子时钟课程设计 0 数字电路电子时钟课程设计 整个数字钟由时间计数电路 晶体振荡电路 校正电路 整点报时电路组成 其中以校正电路代替时间计数电路中的时 分 秒之间的进位 当校时电路处 于正常输入信号时 时间计数电路正常计时 但当分校正时 其不会产生向时 进位 而分与时的校位是分开的 而校正电路也是一个独立的电路 电路的信 号输入由晶振电路产生 并输入各电路 方案论证 方案一数字电子钟由信号发生器 时 分 秒 计数器 译码 器及显示器 校时电路 整点报时电路等组成 秒信号产生器是整个系统的时 基信号 它直接决定计时系统的精度 一般用 555 构成的振荡器加分频器来实 现 优点 数字钟是一种用数字电路技术实现时 分 秒计时的装置 与机械 式时钟相比具有更高的准确性和直观性 且无机械装置 具有更长的使用寿命 因此得到了广泛的使用 方案二秒 分计数器为 60 进制计数器 小时计数器为 24 进制计数器 实现这两种模数的计数器采用中规模集成计数器 74LS90 构成 优点 简单易懂 比较好调试 1 设计原理数字电子钟由信号发生器 时 分 秒 计数器 译码器及显 示器 校时电路 整点报时电路等组成 秒信号产生器是整个系统的时基信号 它直接决定计时系统的精度 一般用 555 构成的振荡器加分频器来实现 将标 准秒脉冲信号送入 秒计数器 该计数器采用 60 进制计数器 每累计 60 秒发 出一个 分脉冲 信号 该信号将作为 分计数器 的时钟脉冲 分计数器 也采用 60 进制计数器 每累计 60 分 发出一个 时脉冲 信号 该信号将被 送到 时计数器 时计数器 采用 24 进制计数器 可以实现一天 24h 的累计 译码显示电路将 时 分 秒 计数器的输出状态经七段显示译码器译码 通 过六位 LED 显示器显示出来 整点报时电路是根据计时系统的输出状态产生一 数字电路电子时钟课程设计 1 个脉冲信号 然后去触发音频发生器实现报时 校时电路是来对 时 分 秒 显示数字进行校对调整 其数字电子钟系统框图如下 图 1 数 字 电 子 钟 系 统 框 图 4 详细设计及实验步骤 4 1 秒脉冲信号发生器秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分 它的精度和稳定度决定了数 字钟的质量 由振荡器与分频器组合产生秒脉冲信号 振荡器 通常用 555 定时器与 RC 构成的多谐振荡器 经过调整输出 1000Hz 脉冲 分频器 分频器功能主要有两个 一是产生标准秒脉冲信号 一是提供功 能扩展电路所需要的信号 选用三片 74LS90 进行级联 因为每片为 1 10 分频 器 三片级联好获得 1Hz 标准秒脉冲 其电路图如下 数字电路电子时钟课程设计 2 图 2 秒 脉 冲 信 号 发 生 器 4 2 秒 分 时计时器电路设计 秒 分计数器为 60 进制计数器 小时计数器为 24 进制计数器 实现这两 种模数的计数器采用中规模集成计数器 74LS90 构成 60 进制计数器 由 74LS90 构成的 60 进制计数器 将一片 74LS90 设计成 10 进制加法计数器 另一片设置 6 进制加法计数器 两片 74LS90 按反馈清零 法串接而成 秒计数器的十位和个位 输出脉冲除用作自身清零外 同时还作 为分计数器的输入脉冲 CP1 下图电路即可作为秒计数器 也可作为分计数器 24 进制计数器 由 74LS90 构成的二十进制计数器 将一片 74LS90 设计成 4 进 制加法计数器 另一片设置 2 进制加法计数器 即个位计数状态为 Qd Qc Qb Qa 0100 十位计数状态为 Qd Qc Qb Qa 0010 时 要求计数器归零 通过把 个位 Qc 十位 Qb 相与后的信号送到个位 十位计数器的清零端 使计数器清 零 从而构成 24 进制计数器 电路图如下 数字电路电子时钟课程设计 3 图 3 60 进 制 计 数 器 图 4 24 进 制 计 数 器 4 3 译码显示电路 译码电路的功能是将秒 分 时计数器的输出代码进行翻译 变成相应的 数字 用与驱动 LED 七段数码管的译码器常用的有 74LS48 74LS48 是 BCD 7 段译码器 驱动器 输出高电平有效 专用于驱动 LED 七段共阴极显示数码管 若将秒 分 时计数器的每位输出分别送到相应七段译吗管的输入端 便可以 进行不同数字的显示 在译码管输出与数码管之间串联电阻 R 作为限流电阻 数字电路电子时钟课程设计 4 图 5 译码显示电路 5 校时电路 校时电路是数字钟不可缺少的部分 每当数字钟与实际时间不符时 需要 根据标准时间进行校时 K1 K2 分别是时校正 分校正开关 不校正时 K1 K2 开关是闭和的 当校正时位时 需要把 K1 开关打开 然后用手拨动 K3 开关 来回拨动一次 就能使时位增加 1 根据需要去拨动开关的次数 校 正完毕后把 K1 开关闭上 校正分位时和校正时位的方法一样 其电路图如下 数字电路电子时钟课程设计 5 图 6 校 正 电 路 7 课程设计原理图 数字电路电子时钟课程设计 6 图 8 8 设计结果与分析 数字电路电子时钟课程设计 7 整个数字钟由时间计数电路 晶体振荡电路 校正电路 整点报时电路组 成 其中以校正电路代替时间计数电路中的时 分 秒之间的进位 当校时电 路处于正常输入信号时 时间计数电路正常计时 但当分校正时 其不会产生 向时进位 而分与时的校位是分开的 而校正电路也是一个独立的电路 电路 的信号输入由晶振电路产生 并输入各电路 把显示器与 CD4511 相连 第一次接时 数码管完全没有显示数字 检查后 发现是数码管未接地而造成的 接地后发现还是无法正确显示数字 用万用表 检测后 发现是因芯片引脚有些接触不良而造成的 所以确认芯片是否接触良 好是非常重要的一件事 六进制 十进制都没有什么大的问题 只是芯片引脚的老问题 只要重新 插过芯片就可以解决了 但在六十进制时 按图接线后发现 显示器上的数字 总是 100 进制的 而不是六十进制 检测后发现无论是线路的连通还是芯片的 接触都没有问题 最后 在重对连线时发现是线路接错引脚造成的 改过之后 显示就正常了 因上面程因引脚接错而造成错误 所以校正电路是完全按照仿真图所连的 在测试时 开始进行时校时时 没有出现问题 但当进行到分校时时 发现计 数电路的秒电路开始乱跳出错 因此 电路一定是有地方出错了 在反复对照 后 发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造 成的 因此 在接线时一定要注意把不要的多余的线拿掉 在整个设计的过程中 虽然遇到了一些问题 可是经过我们的努力都一一 解决了 总的来说 整个设计还是比较成功的 实现了时钟模块 闹钟模块 显示模块以及控制模块的相互联接 9 心得体会 通过这次数字钟的课程设计与制作 让我知道设计电路的一些程序 也让 我初步了解了关于数字钟的一般原理与设计理念 加深了对各种芯片逻辑功能 的了解 更重要的是掌握了许多实际操作技能 由于数字钟包括组合逻辑电路 和时序电路 通过它也让我进一步学习与掌握了各种组合逻辑电路与时序电路 的原理与使用方法 这次课程设计时间只有五天 而安排在前期原理图设计上 数字电路电子时钟课程设计 8 的时间就用了两天 占总时间的 40 可见前期准备的重要性 前期的准备充 分与否 直接关系到设计的成败 当我得知这次课程设计的任务是数字钟之后 马上就去图书馆查找相关资料 先对数字钟的设计有个总体的把握 顺利画出 了它的总体设计框图 接下来就是对组成数字钟的各个功能模块的设计了 这 一步是本次设计的重中之重 它需要考虑很多东西 像选择什么样的芯片 多 大的电阻 电容等等 经过上网查找和与同学讨论确定了各个模块的电路 一 个完整的数字钟的电路图已经形成 设计方案经过老师肯定之后就是数字钟的制作与调试了 它占了总时间的 一半 这是一个难点也是重点 在这个过程中吸取了许多教训 我在接下了的 制作过程中就显得异常轻松 比较快的完成了这次任务 这就是好事多磨吧 通过这次课程设计 让我对各种电路都有了大概的了解 所以说 坐而言 不如立而行 对于这些电路还是应该自己动手设计操作才会有深刻理解和达到 学习的目的 参考文献 数字电路电子时钟课程设计 9 1 阎石 数字电子技术基础 M 高等教育出版社 1996 02 2 余孟尝 数字电子技术基础简明教程 M 高等教育出版社 2008 03 3 康华光 电子技术基础数字部分 J 高等教育出版社 1999 06 4 童诗白 模拟电子技术基础第二版 J 北京高等教育出版社 2001 01 5 陈永 555 集成电路应用 J 电子工业出版社 2003 05 6 阎石 数字电子技术基础 第 5 版 M 高等教育出版社 2002 03 7 郝鸿安 555 集成电路使用电路集 M 上海科学普及出版社 2005 06 8 孙余凯 吴鸣山 项绮明 555 时基电路识图 J 电子工业出板社 2003 03 9 卢结成 电子电路实验及应用课题设计 J 中国科学技术大学出版社 2007 09 10 魏绍亮 陈新华 电子技