红外感应的控制系统设计VHDL(正文该)

四川师范大学成都学院本科毕业设计 1 红外感应自动门的控制系统设计 前言 红外感应自动门是最近几年才发展起来的现代化自动门 它不但继承了一般控制 门的特点外还具有灵敏度高 开门迅速 噪声小等优点 红外感应门在现今社会各界 已广泛使用并取得了较好的评价 现代人生活水平越来越高 审美观点也比以前提高 了 因此现代人对建筑房屋也非常审美 自动门在蓬勃发展现代建筑业内 一直是处于 主导的角色 这对自动门企业公司是个好时机 同时也推进了自动门市场的规范和技 术革新 在我国红外感应自动门起比较迟 现在大多数是靠单片机控制的 它的功能 一般 但性价比较高 为了完成更多难度的功能最近出现了用 FPGA 控制的红外感应自 动门 日前 日本 Tanaka 公司开发出一种智能自动门 它能够准确判断进出者的体型 并根据不同人的不同体型特征决定门需要开启多大 当人们需要穿过这扇门的时候 构成门扇的水平条便根据人的头 肩 身躯 脚 手及随身携带的箱包等参数再加上 5 至 15 厘米的盈余活动空间准确打开 当然 进出这扇门的人如果是乘坐轮椅或者是 带着宠物猫的话也不会遇到任何困难 这道智能门能够识别出经常进入者的身份并阻 止其他人随便进入 大大增加了办公场所或家庭的安全 1 红外感应自动门控制系统分析 现如今红外感应自动门已不在是原始的开关门那么简单了 以前很多都只有自动 的开关门功能 而现在可以做到有人进入时有语音 欢迎光临 出门时有语音 谢 谢光临 等问候语 还可以在屏幕显示相关信息 高级的还有密码保护 金属检测等 安全检测功能 1 1 设计任务分析 任务 完成红外感应自动门功能 使用 FPGA 做一个能自动感应人开关门 并有发 出声音和显示的功能 要求 A 当人靠近门时感应到人 很快反应打开门 B 当进入时 开门 发出声音欢迎进入 C 当人出门时 开门 发出欢送的声音 D 有人进或出门时 门打开后 8 秒后自动关门 E 在 LED 上显示出不同的状态以示有人进或出 本次设计为在节省成本的基础上完成较齐全的功能 大多功能都在主芯片中完成 只通过外围设备显示出效果 因此没有很多外围电路 四川师范大学成都学院本科毕业设计 2 在主芯片中完成红外信号感应的控制 电机的控制 LED 显示的控制 蜂鸣器的控 制等功能 1 2 系统结构设计 本次设计方案采用模块累加的方法组成主要顶层电路 其包括红外感应模块 LED 显示模块 语音模块 电机模块和主芯片组成 连接如图1 2 1所示 不 不 不 不 不 不 FPGA 不 不 LED 不 不 不 不 不 不 不 不 不 不 不 不 不 不HW XINHAO 不 不 不 不 不 不 不SAO MIAO 不 不 不 不 不 不 不 不 不 不 不 不S1 XINHAO 不 不 不 不 不 不 不 不 不 不 不 不 不 不 不 不SPKS 不 不 不 不 不 不 不LED OUT 不 不 不 不 不 不 图 1 2 1 硬件连接图 四川师范大学成都学院本科毕业设计 3 1 3 实现过程 红外感应门控制功能的过程示意图如图1 3 1示 图 1 3 1 过程示意图 2 硬件部分 2 1 红外感应部分 2 1 1 红外感应 探测 实现的原理 2 1 1 1 被动探测方式 它主要利用在自然界 任何高于绝对温度 273 度 时物体都将产生红外光谱 不同温度的物体 其释放的红外能量的波长是不一样的 全称是被动式热释电红外探 测器 在被动红外探测器中有两个关键性的元件 一个是热释电红外传感器 PIR 它能将波长为 8 一 12um 之间的红外信号变化转 变为电信号 并能对自然界中的白光信号具有抑制作用 因此在被动红外探测器的警 戒区内 当无人体移动时 热释电红外感应器感应到的只是背景温度 当人体进人警 戒区 通过菲涅尔透镜 热释电红外感应器感应到的是人体温度与背景温度的差异信 号 因此 红外探测器的红外探测的基本概念就是感应移动物体与背景物体的温度的 差异 四川师范大学成都学院本科毕业设计 4 另外一个器件就是菲涅尔透镜 菲涅尔透镜有两种形式 即折射式和反射式 菲 涅尔透镜作用有两个 一是聚焦作用 即将热释的红外信号折射 反射 在 PIR 上 第 二个作用是将警戒区内分为若干个明区和暗区 使进入警戒区的移动物体能以温度变 化的形式在 PIR 上产生变化热释红外信号 这样 PIR 就能产生变化的电信号 人体都有恒定的体温 一般在 37 度 所以会发出特定波长 10 微米左右的红外线 被动式红外探头就是靠探测人体发射的 10 微米左右的红外线而进行工作的 人体发射 的 10 微米左右的红外线通过菲泥尔滤光片增强后聚集到红外感应源上 红外感应源通 常采用热释电元件 这种元件在接收到人体红外辐射温度发生变化时就会失去电荷平 衡 向外释放电荷 后续电路经检测处理后就能产生报警信号 2 1 1 2 主动探测方式 主动红外发射机通常采用红外发光二极管作为光源 用晶体管或集成电路直接驱 动 采用脉冲振荡电路作为驱动电源 经过脉冲调制电路 产生一定占空比的脉冲调 制波 加在红外发光管两端发射出去 这样既降低了电源的功耗 又增强了主动红外 入侵探测器的抗干扰能力 同时为了进一步降低误报率 防止入侵者刻意 有备而来 的反防入侵手段 近来又运用了先进数字变频的技术 即发射机与接收机的红外脉冲 频率经过数字调制后是可变的 接收机只认定所选好的频率 而对于其它频率则不予 处理 可以有效防止入侵者有目的发射某种频率的红外光入侵防区 而失去防范能力 主动红外探测器由红外发射器和红外接收器组成 红外发射器发射一束或多数经过 调制过的红外光线投向红外接收器 发射器与接收器之间没有遮挡物时 探测器不会 报警 有物体遮挡时 接收器输出信号发生变化 探测器报警 2 1 2 自动门红外感应的实现 本次设计采用主动式的红外感应 无人靠近时检测信号正常 有人进入感应范围时 红外线被中断检测器发出中断信号驱动相应模块完成功能 实现过程如图 2 1 2 1 示 四川师范大学成都学院本科毕业设计 5 图2 1 2 1 红外感应门的实现 2 2 FPGA 部分 2 2 1 FPGA 的工作原理 1985 年 美国 Xilinx 公司推出了现场可编程门阵列 FPGA Field Programmable Gate Array 它是当今专用集成电路 ASIC 中集成度最高的一种 1 用户可对 FPGA 内部的逻辑模块和 I O 模块重新配置 以实现用户的逻辑 因而也被用于对 CPU 的模 拟 用户对 FPGA 的编程数据一般存放在 Flash 芯片中 当上电位时加载到 FPGA 中 对其进行初始化 还可以通过在线对其编程 实现在线系统重构 通过这一特性可以 很快构建一个实时定制的 CPU FPGA 的编程资源主要有三类 可编程逻辑功能块 可编程 I O 块和可编程互连 可编程逻辑功能块它们通常排列成一个阵列 散布于整个芯片 是实现用户功能的基 本单元 可编程 I O 块常围绕着阵列排列于芯片四周 用以完成芯片上逻辑与外部封 装脚的接口功能 可编程内部互连它们将各个可编程逻辑块或 I O 块连接起来 在可 编程逻辑块的内部以互连线的结构和采用的可编程元件实现可编程连接的开关 2 2 2 EP2C5 系列器件 芯片 自发明世界上第一个可编程逻辑器件开始 Altera 公司秉承了创新的传统 是世 界上 可编程芯片系统 SOPC 解决方案的倡导者 而且 Altera 公司在世界上 PLD 市场占有率很高 Altera 的主流 FPGA 分为 3 大类 低端 FPGA 侧重成本应用 容量 中等 性能可满足一般要求 如 Cyclone 系列等 中端 FPGA 包括 Arria GX 系列等 高端 FPGA 侧重于高性能应用容量大 性能好 如 Startix 系列等 为节省成本本次设计选用 Cyclone 系列 EP2C5Q208C8 2 作为第二代 Cyclone 系 列 与第一代相比 它的成本更低 容量更大 特性更丰富 它采用 1 2V 90nm 低 K 值绝缘工艺 裸片尺寸被尽可能的最小化 I O 端口设置见表 2 2 2 1 表 2 2 2 1 I O 端口设置 器件逻辑单元RAM 块总比特数18 18 乘法器 PLL IO 口数差分通道 EP2C546082613215858 四川师范大学成都学院本科毕业设计 6 FPGA 的管脚图 2 2 2 1 主要包括 用户 I O User I O 配置管脚 电源 时钟 及特殊应用管脚等 其中有些管脚可有多种用途 所以在设计 FPGA 电路之前 需要认 真的阅读相应 FPGA 的芯片手册 下面管脚参数都是实际芯片引脚配置 图 2 2 2 1 EP2C5Q208C8 管脚 2 2 2 1 用户 I O I Onum LVDSnumn 可用作输入或输出 或者双向口 同时可作为 LVDS 差分对 的负端 其中 num 表示管脚序号 2 2 2 2 配置管脚 MSEL 1 0 用于选择配置模式 FPGA 有多种配置模式 比如主动 被动 快速 正常 串行 并行等 可以此管脚进行选择 DATA0 FPGA 的串行数据输入引脚 连接至配置器件的串行数据输出管脚 DCLK FPGA 的串行时钟输出引脚 为配置器件提供串行时钟信号 nCSO I O FPGA 的片选信号输出引脚 连接至配置器件的 nCS 管脚 四川师范大学成都学院本科毕业设计 7 ASDO I O FPGA 的串行数据输出引脚 连接至配置器件的 ASDI 管脚 nCEO FPGA 下载链器件使能输出引脚 在一条下载链 Chain 中 当第一个器件 配置完成后 此信号将使能下一个器件开始进行配置 下载链的最后一个器件的 nCEO 应悬空 nCE 下载链器件使能输入 连接至上一个器件的 nCEO 下载链第一个器件的 nCE 接地 nCONFIG 用户模式配置起始信号 nSTATUS 配置状态信号 CONF DONE 配置结束信号 2 2 2 3 电源管脚 VCCINT 内核电压 通常与 FPGA 芯片所采用的工艺有关 例如 130nm 工艺为 1 5V 90nm 工艺为 1 2V VCCIO 端口电压 一般为 3 3V 还可以支持选择多种电压 如 5V 1 8V 1 5V 等 VREF 参考电压 GND 信号地 2 2 2 4 时钟管脚 VCC PLL 锁相环管脚电压 直接连 VCCIO VCCA PLL 锁相环模拟电压 一般通过滤波器接到 VCCINT 上 GNDA PLL 锁相环模拟地 GNDD PLL 锁相环数字地 CLKnum LVDSCLKnump 锁相环时钟输入 支持 LVDS 时钟输入 p 接正端 num 表 示 PLL 序号 CLKnum LVDSCLKnumn 锁相环时钟输入 支持 LVDS 时钟输入 n 接负端 num 表 示 PLL 序号 PLLnum OUTp I O 锁相环时钟输出 支持 LVDS 时钟输入 p 接正端 num 表示 PLL 序号 PLLnum OUTn I O 锁相环时钟输出 支持 LVDS 时钟输入 n 接负端 num 表示 PLL 序号 2 2 2 5 特殊管脚 VCCPD 用于选择驱动电压 VCCSEL 用于控制配置管脚和锁相环相关的输入缓冲电压 四川师范大学成都学院本科毕业设计 8 PORSEL 上电复位选项 NIOPULLUP 用于控制配置时所使用的用户 I O 的内部上拉电阻是否工作 TEMPDIODEn p 用于关联温度敏感二极管 2 2 3 VHDL 语言简介 VHDL Very High Speed Integrated Circuit Hardware Description Language 是一种描述 模拟 综合 优化和布线的标准硬件描述语言 3 诞生于 1982 年 1987 年底 VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言 VHDL 主要用于描述数字 系统的结构 行为 功能和接口 除了含有许多具有硬件特征的语句外 VHDL 的语言 形式和描述风格与句法是十分类似于一般的计算机高级语言 一个完整的 VHDL 语言程 序通常包含实体 Entity 构造体 Architecture 配置 Configuration 程 序包 Package 和库 Library 5 个部分组成 VHDL 的程序结构特点是将一项工程 或设计实体 可以是一个元件 一个电路模块或一个系统 分成外部 或称可视部分 及端口 和内部 或称不可视部分 涉及实体的内部功能和算法完成部分 当完成一 个设计实体定义了外部界面后 若其内部开发完成后 其他的设计就可以直接调用这 个实体 这种概念是将设计实体分成内外部分两部分 这是 VHDL 语言系统设计的基本 特点 2 2 4 Quartus II 简介 Quartus II 是 Altera 公司的第四代综合性 PLD 开发软件平台 支持原理图 VHDL VerilogHDL 以及 AHDL Altera Hardware Description Language 等多种语言 设计输入形式 内嵌自有的综合器以及仿真器 可以完成从设计输入到硬件配置的完 整 PLD FPGA 设计流程 该平台支持一个工作组环境下的设计要求 其中包括支持基于 Internet 的协作设计 Quartus 平台与 Cadence ExemplarLogic MentorGraphics Synopsys 和 Synplicity 等 EDA 供应商的开发工具相兼容 改进了软 件的 LogicLock 模块设计功能 增添 了 FastFit 编译选项 推进了网络编辑性能 而 且提升了调试能力 Quartus II 不仅可以在 XP Linux 上使用还可以在 Unix 上使用 除了可以使用 Tcl 脚本完成设计流程外 还提供了完善的用户图形界面设计方式 具 有运行速度快 界面统一 功能集中 易学易用等特点 Quartus II 支持 Altera 的 IP 核 包含了 LPM MegaFunction 宏功能模块库 使用户可以充分利用成熟的模块 简 化了设计的复杂性 加快了设计速度 对第三方 EDA 工具的良好支持也使用户可以在 设计流程的各个阶段使用熟悉的第三方 EDA 工具 此外 Quartus II 通过和 DSP Builder 工具与 Matlab Simulink 相结合 可以方便地实现各种 DSP 应用系统 支持 四川师范大学成都学院本科毕业设计 9 Altera 的片上可编程系统 SOPC 开发 集系统级设计 嵌入式软件开发 可编程逻 辑设计于一体 是一种综合性的开发平台 Maxplus II 作为 Altera 的上一代 PLD 设 计软件 由于其出色的易用性而得到了广泛的应用 目前 Altera 已经停止了对 Maxplus II 的更新支持 Quartus II 与之相比不仅仅是支持器件类型的丰富和图形 界面的改变 Altera 的 Quartus II 软件中包含了许多诸如 SignalTap II Chip Editor 和 RTL Viewer 的设计辅助工具 集成了 SOPC 和 HardCopy 设计流程 并且继承 了 Maxplus II 友好的图形界面及简便的使用方法 图 2 2 4 1 中所示的第一行是 Quartus II 编译界面 显示有 Quartus II 自动设 计的各主要处理环节 包括设计编辑输入 设计分析和综合 适配 编程 装配 时 序参数分析以及编程下载等步骤 在图 2 2 4 1 第二行的流程框图 是与上行的 Quartus II 流程设计对照的 EDA 开发流程 图 2 2 4 1 Quartus II 流程图 2 3 直流电机 四川师范大学成都学院本科毕业设计 10 图 2 3 1 直流电机 由直流电动机和发电机工作原理 直流电机 5 的结构应由定子和转子两大部分组 成 直流电机运行时静止不动的部分称为定子 定子的主要作用是产生磁场 由机座 主磁极 换向极 端盖 轴承和电刷装置等组成 运行时转动的部分称为转子 其主 要作用是产生电磁转矩和感应电动势 是直流电机进行能量转换的枢纽 所以通常又 称为电枢 由转轴 电枢铁心 电枢绕组 换向器和风扇等组成 本设计主要应用在红外和 FPGA 方面 在此直流电机只提及一下不做详细说明介绍 直流电机应用电路如图 2 3 1 所示 3 软件部分 3 1 设计过程 A 在 F 新建文件夹名为 zhukong 作为工程文件夹如图 3 1 1 所示 四川师范大学成都学院本科毕业设计 11 图 3 1 1 zhukong 文件夹 B 打开 Quartus II 5 0 32 Bit 软件 点击菜单栏中的 file new project wizard 新建一个工程项目 如图 3 1 2 所示 图 3 1 2 新建工程 C 在打开的新建工程项目中选择 F 盘中的 zhukong 作为目标文件夹 并输入工程 项目名和文件名 如图 3 1 3 所示 四川师范大学成都学院本科毕业设计 12 图 3 1 3 输入文件 工程 名 D 依次点击 next 选择相应文件和为系统选择目标芯片 最后点击 finish 完成 工程项目的创建 然后再新建 VHDL 文本文件 file new VHDL file ok 在文本文 件中输入主控制程序后 保存 注意名称与工程名一样 源程序文件如下 主控制程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY ZHUKONG IS PORT CLK IN STD LOGIC 时钟信号 RST IN STD LOGIC 复位信号 HW XINHAO IN STD LOGIC VECTOR 2 DOWNTO 0 两种信号输入 正常 中断进 和出 S XINHAO OUT STD LOGIC VECTOR 2 downto 0 显示信号输出 常态 进人态 出 人态 S1 XINHAO OUT STD LOGIC VECTOR 2 DOWNTO 0 电机控制输出 断电状态 正 传和反转 S2 XINHAO OUT STD LOGIC VECTOR 2 DOWNTO 0 蜂鸣器输出 断电状态 欢迎 和再见 END ARCHITECTURE ONE OF ZHUKONG IS BEGIN 四川师范大学成都学院本科毕业设计 13 PROCESS BEGIN IF RST 1 THEN S XINHAO 011 S1 XINHAO 011 S2 XINHAO 011 复位时态 End if IF HW XINGAO 011 THEN S XINGAO 011 S1 XINHAO 011 S2 XINHAO 011 非复位时态 1 End if IF HW XINGAO 101 THEN S XINGAO 101 S1 XINHAO 101 S2 XINHAO 101 非复位时态 2 End if IF HW XINGAO 110 THEN S XINGAO 110 S1 XINHAO 110 S2 XINHAO 110 非复位时态 3 END IF END PROCESS END E 再点击编译源文件 完成文件的编译 并查找错误及修改 最终完成编译通过 如图 3 1 4 所示 图 3 1 4 编译适配源 程序 文件 下图 3 1 5 是文件编译的进度过程 四川师范大学成都学院本科毕业设计 14 图 3 1 5 编译适配过程 F 将电机控制模块程序 语音产生模块程序 LED 显示模块程序进行模块创建 如图 3 1 6 所示 图 3 1 6 打包 模块创建 过程 如出现下图 3 1 7 所示小窗口界面 表示 模块创建成功 点击确定 四川师范大学成都学院本科毕业设计 15 图 3 1 7 打包结果图 G 创建仿真文件并实现模块的仿真 方法按 file new vector waveform file 添加输入和输出节点 保存再点击 本次仿真是基于数模科技公司的 MAGIC3200 开发套件 仿真如图 3 1 8 示 图 3 1 8 仿真图 示例 H 顶层文件的设计 新建好项目后 再新建原理图 调入底层设计文件 并连接 好线 并保存 I 为顶层设计文件选择芯片 锁定引脚 注意是与实验箱上开发为准 再编译顶 层文件 J 锁定引脚图 3 1 9 如下示 四川师范大学成都学院本科毕业设计 16 图 3 1 9 引脚设定 K 最后 连接实验板 点击下载按钮下载程序 界面如下图 3 1 10 示 图 3 1 10 下载程序界面 选择 USB 下载方式如下图 3 1 11 示 四川师范大学成都学院本科毕业设计 17 图 3 1 11 选择 USB 下载方式 完成下载设备的设置后 点击 Start 按钮开始下载程序如下图 当达到 100 时候 完成下载 如图 3 1 12 示 图 3 1 12 下载完成图 3 2 模块源程序 关闭当前工程项目 再新建另外一个工程项目模块 如上面过程 最终完成电机 控制模块程序 语音产生模块程序 LED 显示模块程序的设计 源程序如下 3 2 1 电机控制程序 6 LIBRARY IEEE 四川师范大学成都学院本科毕业设计 18 USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY DIANJI IS PORT CLK IN STD LOGIC RST IN STD LOGIC S1 XINHAO IN STD LOGIC VECTOR 2 DOWNTO 0 KG OUT OUT STD LOGIC VECTOR 1 DOWNTO 0 开门和关门 DJ OUT OUT STD LOGIC VECTOR 2 DOWNTO 0 END ARCHITECTURE ONE OF DIANJI IS SIGNAL M STD LOGIC 分频计数器 SIGNAL YANSHI STD LOGIC 延时计数器 BEGIN PROCESS CLK 分频 VARIABLE JS CLK INTEGER RANGE 0 TO 2E6 1 时钟计数 BEGIN IF CLK EVENT AND CLK 1 THEN IF JS CLK 2E6 1 THEN JS CLK JS CLK 1 ELSE JS CLK 0 M NOT M END IF END IF END PROCESS PROCESS M 延时 VARIABLE JS INTEGER RANGE 0 TO 8 秒 分频 计数 BEGIN IF M EVENT AND M 1 THEN IF JS 8 THEN JS JS 1 ELSE JS 0 YANSHI DJ OUT DJ OUT DJ OUT NULL END CASE END PROCESS PROCESS RST KG YANSHI 门控 BEGIN IF RST 1 THEN DJ OUTTONE CODE 0000 HIGHTONE CODE 0001 HIGHTONE CODE 0010 HIGHTONE CODE 0011 HIGHTONE CODE 0100 HIGHTONE CODE 0101 HIGHTONE CODE 0110 HIGHTONE CODE 0111 HIGHTONE CODE 0001 HIGHTONE CODE 0010 HIGHTONE 四川师范大学成都学院本科毕业设计 21 CODE 0011 HIGHTONE CODE 0100 HIGHTONE CODE 0101 HIGHTONE CODE 0110 HIGHTONE CODE 0111 HIGHTONE CODE 0001 HIGHNULL END CASE END PROCESS END B 音节频率产生程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY SPEAKERA IS PORT CLK IN STD LOGIC TONE IN STD LOGIC VECTOR 10 DOWNTO 0 SPKS OUT STD LOGIC END ARCHITECTURE ONE OF SPEAKERA IS SIGNED PRECLK FULLSPKS STD LOGIC BEGIN PROCESS CLK VARIABLE COUNT4 STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PRECLK11 THEN PRECLK 1 COUNT4 0000 ELSIF CLK EVENT AND CLK 1 THEN COUNT4 COUNT4 1 END IF END PROCESS PROCESS PRECLK TONE VARIABLE COUNT11 STD LOGIC VECTOR 10 DOWNTO 0 BEGIN IF PRECLK EVENT AND PRECLK 1 THEN IF COUNT11 0 THEN COUNT11 TONE FULLSPKS 1 ELSIF COUNT111 COUNT11 1 FULLSPKS 0 END IF END IF END PROCESS PROCESS FULLSPKS VARIABLE COUNT2 STD LOGIC BEGIN BEGIN IF FULLSPKS EVENT AND FULLSPKS 1 THEN COUNT2 NOT COUNT2 IF COUNT2 1 THEN SPKS 1 ELSE SPKS 0 END IF END IF END PROCESS END 3 2 3 LED 显示控制程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL 四川师范大学成都学院本科毕业设计 23 ENTITY YM IS PORT CLK IN STD LOGIC RST IN STD LOGIC S XINHAO IN STD LOGIC VECTOR 2 DOWNTO 0 LED OUT OUT STD LOGIC VECTOR 6 DOWNTO 0 END ARCHITECTURE ONE OF YM IS BEGIN PROCESS CLK RST S XINHAO BEGIN IF RST 1 THEN LED OUT LED OUT LED OUT LED OUTNULL END CASE END PROCESS END 3 3 电路板 资源扩展板 8 如图 3 3 1 示 核心板如图 3 3 2 示 四川师范大学成都学院本科毕业设计 24 3 3 1资源扩展板 3 3 2 核心板 4 Protel 印制电路板制作 4 1 简介 Protel99SE 9 是应用于 Windows9X 2000 NT 操作系统下的 EDA 设计软件 采用设 计库管理模式 可以进行联网设计 具有很强的数据交换能力和开放性及 3D 模拟功能 四川师范大学成都学院本科毕业设计 25 是一个 32 位的设计软件 可以完成电路原理图设计 印制电路板设计和可编程逻辑器 件设计等工作 可以设计 32 个信号层 16 个电源 地层和 16 个机加工层 4 2 用 protel99 制作印制电路板的流程 利用原理图设计工具绘制原理图 并且生成对应的网络表 手工更改网络表 将一些元件的固定用脚等原理图上没有的焊盘定义到与它相 通的网络上 没任何物理连接的可定义到地或保护地等 将一些原理图和 PCB 封装库 中引脚名称不一致的器件引脚名称改成