计算机组成原理复习

1 计算机组成原理复习 考试试题 你懂得 计算机组成原理复习 考试试题 你懂得 1 1 某半导体存储器 按字节编址 其中 某半导体存储器 按字节编址 其中 0000H0000H 07FFH 07FFH 为为 ROMROM 区 选用区 选用 EPROMEPROM 芯片 芯片 2KB 2KB 片 片 0800H 13FFH0800H 13FFH 为为 RAMRAM 区 选用区 选用 RAMRAM 芯片 芯片 2KB 2KB 片和片和 1KB 1KB 片 片 地址总线 地址总线 A15 A0A15 A0 低 低 给出地址分配和片选逻辑 给出地址分配和片选逻辑 1 1 计算容量和芯片数计算容量和芯片数 ROMROM 区 区 2KB2KB RAMRAM 区 区 3KB3KB 共三片共三片 2 2 地址分配与片选逻辑地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片 再安排小容量芯片 2 2 由由 Intel2114 1KX4Intel2114 1KX4 位位 芯片组成容量为芯片组成容量为 4KX84KX8 位的主存储器的逻辑框图位的主存储器的逻辑框图 说明地址总线和说明地址总线和 数据总线的位数 该存储器与数据总线的位数 该存储器与 8 8 位字长的位字长的 CPUCPU 的连接关系 的连接关系 解 此题所用芯片是同种芯片 解 此题所用芯片是同种芯片 1 1 片数 片数 存储器总容量 位 存储器总容量 位 芯片容量 位 芯片容量 位 4K 8 4K 8 1K 41K 4 8 8 片 片 2 2 CPUCPU 总线 由存储器容量决定 总线 由存储器容量决定 地址线位数地址线位数 log2 log2 字数字数 log2 4K 12 log2 4K 12 位位 数据线位数数据线位数 字长字长 8 8 位 位 3 3 芯片总线 由芯片容量决定 芯片总线 由芯片容量决定 地址线地址线 log2 1K 10 log2 1K 10 位位 数据线数据线 4 4 位 位 4 4 分组 组内并行工作 分组 组内并行工作 cscs 连在一起 组间串行工作 连在一起 组间串行工作 cscs 分别连接译码器的输出 分别连接译码器的输出 组内芯片数组内芯片数 存储器字长存储器字长 芯片字长芯片字长 8 4 2 8 4 2 片 片 组数组数 芯片总数芯片总数 组内片数组内片数 8 2 4 8 2 4 组 组 5 5 地址分配与片选逻辑地址分配与片选逻辑 2 6 6 连接方式连接方式 扩展位数扩展位数 扩展单元数扩展单元数 连接控制线连接控制线 3 3 用用 8K 88K 8 位的位的 ROMROM 芯片和芯片和 8K 48K 4 位的位的 RAMRAM 芯片组成存储器 按字节编址 其中芯片组成存储器 按字节编址 其中 RAMRAM 的地的地 址为址为 0000H0000H 5FFFH5FFFH ROMROM 的地址为的地址为 60006000 9FFFH9FFFH 画出此存储器组成结构图及与 画出此存储器组成结构图及与 CPUCPU 的连的连 接图 接图 解 计算容量 芯片数量 解 计算容量 芯片数量 3 RAMRAM 的地址范围展开为的地址范围展开为 0000000000000000 01011111111111110000000000000000 0101111111111111 A12 A0A12 A0 从从 0000H0000H 1FFFH1FFFH 容量为 容量为 8K8K 高位地址 高位地址 A15A14A13A15A14A13 从 从 000 010000 010 所以 所以 RAMRAM 的容量为的容量为 8K 8K 3 24K3 24K RAMRAM 的容量是的容量是 24K24K 8 8 需 需 8K8K 4 4 的芯片的芯片 6 6 片 片 ROMROM 的末地址的末地址 首地址首地址 9FFFH 6000H 3FFFH 9FFFH 6000H 3FFFH 所以 所以 ROMROM 的容量为的容量为 214 16K214 16K ROMROM 的容量是的容量是 16K16K 8 8 需 需 8K 88K 8 的芯片的芯片 2 2 片 片 ROMROM 的地址范围展开为的地址范围展开为 01100110 00000000 00000000 0000 10010000 1001 11111111 11111111 11111111 高位地址 高位地址 A15A14A13A15A14A13 从 从 011 100011 100 存储器的组成结构图及与 存储器的组成结构图及与 CPUCPU 的连接如图的连接如图 所示 所示 4 4 存储器分布图如下面所示 按字节编址 存储器分布图如下面所示 按字节编址 现有芯片 现有芯片 ROMROM 4K 84K 8 和和 RAMRAM 8K 8K 4 4 设计此 设计此 存储器系统 将存储器系统 将 RAMRAM 和和 ROMROM 用用 CPUCPU 连接 连接 法法 1 1 以内部地址多的为主 地址译码方案为 用以内部地址多的为主 地址译码方案为 用 A14A13A14A13 作译码器输入 则作译码器输入 则 Y0Y0 选选 RAM1RAM1 Y1Y1 选选 RAM2RAM2 Y3Y3 选选 ROMROM 当 当 A12 0A12 0 时选时选 ROM1ROM1 当 当 A12 1A12 1 时选时选 ROM2ROM2 扩展图与连接图如图所示 扩展图与连接图如图所示 4 法法 2 2 以内部地址少的为主 地址译码方案为 用以内部地址少的为主 地址译码方案为 用 A14A13A12A14A13A12 作译码器输入 则作译码器输入 则 Y0Y0 和和 Y1Y1 选选 RAM1RAM1 Y2Y2 和和 Y3Y3 选选 RAM2RAM2 Y6Y6 选选 ROM1ROM1 Y7Y7 选选 ROM2ROM2 扩展图与连接图如图所示 扩展图与连接图如图所示 5 5 用用 8K 88K 8 的的 RAMRAM 芯片和芯片和 2K 82K 8 的的 ROMROM 芯片设计一个芯片设计一个 10K 810K 8 的存储器 的存储器 ROMROM 和和 RAMRAM 的容量的容量 分别为分别为 2K2K 和和 8K8K ROMROM 的首地址为的首地址为 0000H0000H RAMRAM 的末地址为的末地址为 3FFFH3FFFH 1 ROM 1 ROM 存储器区域和存储器区域和 RAMRAM 存储器区域的地址范围分别为多少存储器区域的地址范围分别为多少 2 2 画出存储器控制图及与画出存储器控制图及与 CPUCPU 的连接图 的连接图 解 解 1 1 ROMROM 的首地址为的首地址为 0000H0000H ROMROM 的总容量为的总容量为 2K 82K 8 RAMRAM 的末地址为的末地址为 3FFFH3FFFH RAMRAM 的总容量为的总容量为 8K 88K 8 所以首地址为 所以首地址为 2000H2000H 2 2 设计方案 设计方案 ROMROM 的地址范围为的地址范围为 000000 000000 00000000 00000000 000000 111111 11111111 11111111 RAMRAM 的地址范围为的地址范围为 100100 000000 00000000 00000000 111111 111111 11111111 11111111 法法 1 1 以内部地址多的为主 地址译码方案为 用以内部地址多的为主 地址译码方案为 用 A13A13 来选择 当来选择 当 A13 1A13 1 时选时选 RAMRAM 当 当 A13A12A11 000A13A12A11 000 时选时选 ROMROM 如图所示 如图所示 法法 2 2 以内部地址少的为主 地址译码方案为 用以内部地址少的为主 地址译码方案为 用 A13A12A11A13A12A11 作译码器输入 则作译码器输入 则 Y0Y0 选选 5 ROMROM Y4Y4 Y5Y5 Y6Y6 Y7Y7 均选均选 RAMRAM 如图所示 如图所示 6 6 用 用 8K 8K 8 8 位的位的 ROMROM 芯片和芯片和 8K 48K 4 位的位的 RAMRAM 芯片组成存储器 按字节编址 其中芯片组成存储器 按字节编址 其中 RAMRAM 的的 地址为地址为 2000H 7FFFH2000H 7FFFH ROMROM 的地址为的地址为 9000H BFFFH9000H BFFFH 画出此存储器组成结构图及与 画出此存储器组成结构图及与 CPUCPU 的连的连 接图 接图 解 解 RAMRAM 的地址范围展开为的地址范围展开为 001001 0000000000000 0110000000000000 011 1111111111111111111111 A12 A0A12 A0 从从 0000H 1FFFH0000H 1FFFH 容量为 容量为 8K8K 高位地址从 高位地址从 001 011001 011 所以所以 RAMRAM 的容量为的容量为 8K 3 24K8K 3 24K RAMRAM 用用 8K 48K 4 的芯片组成 需的芯片组成 需 8K 48K 4 的芯片共的芯片共 6 6 片 片 ROMROM 的地址范围展开为的地址范围展开为 10011001 000000000000 1011000000000000 1011 111111111111111111111111 A11 A0A11 A0 从从 000H FFFH000H FFFH 容量为 容量为 4K4K 高位地址高位地址 A15A14A13A12 A15A14A13A12 从从 1001 10111001 1011 所以 所以 ROMROM 的容量为的容量为 4K 3 12K4K 3 12K ROMROM 用用 4K 84K 8 的芯的芯 片组成 需片组成 需 4K 84K 8 的芯片的芯片 3 3 片片 地址分析如下 地址分析如下 00100010 00000000 00000000 00000000 01110111 11111111 11111111 11111111 10011001 00000000 00000000 00000000 10111011 11111111 11111111 11111111 地址译码方案 用地址译码方案 用 A15A14A13A12A15A14A13A12 作译码器输入 则作译码器输入 则 Y2Y2 和和 Y3Y3 选选 RAM1RAM1 Y4Y4 和和 Y5Y5 选选 RAM2RAM2 Y6Y6 和和 Y7Y7 选选 RAM3RAM3 Y9Y9 选选 ROM1ROM1 Y10Y10 选选 ROM2ROM2 Y11Y11 选选 ROM3ROM3 储器的组成结构图及与 储器的组成结构图及与 CPUCPU 的连接图如图所示的连接图如图所示 6 1 1 己知某计算机有 己知某计算机有 8080 条指令 平均每条指令由条指令 平均每条指令由 1212 条微指令组成 其中有一条取指微指条微指令组成 其中有一条取指微指 令是所有指令公用的 设微指令长度为令是所有指令公用的 设微指令长度为 3232 位 请算出控制存储器容量 位 请算出控制存储器容量 解 微指令所占的单元总数 解 微指令所占的单元总数 80 12 80 1 80 12 80 1 32 32 80 11 180 11 1 3232 881 881 3232 所以控制存储器容量可选所以控制存储器容量可选 IKIK 3232 2 2 表中给出了 表中给出了 8 8 条指令条指令 I1 I8I1 I8 所包含的微命令控制信号 试设计微指令控制字段要求所所包含的微命令控制信号 试设计微指令控制字段要求所 用的控制位最少 而且保持微指令本身内在的并行性 用的控制位最少 而且保持微指令本身内在的并行性 微微指指令令所所包包含含微微命命令令微微指指令令所所包包含含微微命命令令 I1ABCDE I2ADFG I3BH I4C I5CEGI I6AHJ I7CDH I8ABH 解 微指令与包含的命令对应表如表所示 解 微指令与包含的命令对应表如表所示 从表中可知 从表中可知 E E F F H H 及及 B B I I J J 分别两两互斥 所以微指令控制字段格式设计如下 分别两两互斥 所以微指令控制字段格式设计如下 3 3 某机采用微程序控制方式 微指令字长 某机采用微程序控制方式 微指令字长 2424 位 水平型编码控制的微指令格式 断定位 水平型编码控制的微指令格式 断定 方式 共有微命令方式 共有微命令 3030 个 构成个 构成 4 4 个相斥类 各包含个相斥类 各包含 5 5 个 个 8 8 个 个 1414 个和个和 3 3 个微命令 外部个微命令 外部 条件共条件共 3 3 个 个 1 1 控制存储器的容量应为多少 控制存储器的容量应为多少 2 2 设计出微指令的具体格式 设计出微指令的具体格式 解 解 1 1 3030 个微命令构成个微命令构成 4 4 个相斥类 其中个相斥类 其中 5 5 个相斥微命令需个相斥微命令需 3 3 位编码 位编码 8 8 个相斥微命个相斥微命 令需令需 4 4 位编码 位编码 1414 个相斥微命令需个相斥微命令需 4 4 位编码 位编码 3 3 个相斥微命令需个相斥微命令需 2 2 位编码 外部条件位编码 外部条件 3 3 个个 采用断定方式需采用断定方式需 2 2 位控制位 以上共需位控制位 以上共需 1515 位 微指令字长位 微指令字长 2424 位 采用水平型编码控制的位 采用水平型编码控制的 微指令格式 所以还剩微指令格式 所以还剩 9 9 位作为下址字段 这样控制存储器的容量应为位作为下址字段 这样控制存储器的容量应为 512 24 512 24 7 4 4 已知某运算器的基本结构如图所示 它具有已知某运算器的基本结构如图所示 它具有 加加 减减 M M 传送传送 种操作 种操作 1 1 写出图中 写出图中 1 121 12 表示的运算器操作的微命令 表示的运算器操作的微命令 2 2 指出相斥性微操作 指出相斥性微操作 3 3 设计适合此运算器的微指令格式 设计适合此运算器的微指令格式 解解 1 1 图中 图中 1 121 12 表示的运算器操作的微命令分别为 表示的运算器操作的微命令分别为 1 1 2 2 3 3 M M 4 4 R1 AR1 A 5 5 R2 AR2 A 6 6 R3 AR3 A 7 7 R3 BR3 B 8 8 R2 BR2 B 9 9 R1 BR1 B 1010 BUS R1BUS R1 1111 BUS R2BUS R2 1212 BUS R3BUS R3 2 2 以下几组微命令是相斥的 以下几组微命令是相斥的 1 1 2 2 3 3 M M 4 4 R1 AR1 A 5 5 R2 AR2 A 6 6 R3 AR3 A 7 7 R3 BR3 B 8 8 R2 BR2 B 9 9 R1 BR1 B 1010 BUS R1BUS R1 1111 BUS R2BUS R2 1212 BUS R3BUS R3 3 3 此运算器的微指令格式如图所示 此运算器的微指令格式如图所示 0000 不操作 不操作 0000 不操作 不操作 0000 不操作不操作 0000 不操作 不操作 0101 0101 R1 AR1 A 0101 R1 BR1 B 0101 BUS R1BUS R1 1010 1010 R2 AR2 A 1010 R2 BR2 B 1010 BUS R2BUS R2 1111 m m 1111 R3 AR3 A 1111 R3 BR3 B 1111 BUS R3BUS R3 5 5 已知某机采用微程序控制方式 其存储器容量为 已知某机采用微程序控制方式 其存储器容量为 512 40 512 40 位位 微程序在整个控制存 微程序在整个控制存 储器中实现转移 可控制微程序的条件共储器中实现转移 可控制微程序的条件共 1212 个 微指令采用水平型格式 后继微指令地址个 微指令采用水平型格式 后继微指令地址 采用断定方式 如下所示采用断定方式 如下所示 微命令字段微命令字段 判别测试字段判别测试字段 下地址字段下地址字段 1 1 微指令中的三个字段分别应为多少位微指令中的三个字段分别应为多少位 2 2 画出对应这种微指令格式的微程序控制器逻辑框图 画出对应这种微指令格式的微程序控制器逻辑框图 解解 1 1 假设判别测试字段中每一位为一个判别标志 那么由于有 假设判别测试字段中每一位为一个判别标志 那么由于有 1212 个转移条件 故该字个转移条件 故该字 8 段为段为 4 4 位 下地址字段为位 下地址字段为 9 9 位 由于控制容量为位 由于控制容量为 512512 单元 微命令字段是单元 微命令字段是 40 4 9 27 40 4 9 27 位 位 2 2 对应上述微指令格式的微程序控制器逻辑框如图所示 其中微地址寄存器对应下地址 对应上述微指令格式的微程序控制器逻辑框如图所示 其中微地址寄存器对应下地址 字段 字段 P P 字段即为判别测试字段 控制字段即为微命令子段 后两部分组成微指令寄存器 字段即为判别测试字段 控制字段即为微命令子段 后两部分组成微指令寄存器 地址转移逻辑的输入是指令寄存器地址转移逻辑的输入是指令寄存器 OPOP 码 和各状态条件 以及判别测试字段所给的判别标码 和各状态条件 以及判别测试字段所给的判别标 志志 某一位为某一位为 1 1 其输出修改微地址寄存器的适当位数 从而实现微程序是分支转移 其输出修改微地址寄存器的适当位数 从而实现微程序是分支转移 6 CPU 6 CPU 结构如图所示 其中包括一个累加寄存器结构如图所示 其中包括一个累加寄存器 ACAC 一个状态寄存器和其他四个寄存器 一个状态寄存器和其他四个寄存器 各部分之间的连线表示数据通路 箭头表示信息传送方向 各部分之间的连线表示数据通路 箭头表示信息传送方向 1 1 标明图标明图 6 96 9 中四个寄存器的名称 中四个寄存器的名称 2 2 简述取指令的数据通路 简述取指令的数据通路 3 3 简述完成指令简述完成指令 LDALDA X X 的数据通路 的数据通路 X X 为内存地址 为内存地址 LDALDA 功能为功能为 X X AC AC 4 4 简述完成指令简述完成指令 ADDADD Y Y 的数据通路的数据通路 Y Y 为内存地址 为内存地址 ADDADD 功能为功能为 AC Y AC Y AC AC 5 5 简述完成指令简述完成指令 STASTA Z Z 的数据通路的数据通路 Z Z 为内存地址为内存地址 STA STA 功能为功能为 AC AC Z Z 解解 1 A 1 A 为数据缓冲寄存器为数据缓冲寄存器 MDRMDR B B 为指令寄存器为指令寄存器 IRIR C C 为主存地址寄存器为主存地址寄存器 MARMAR D D 为程序为程序 计数器计数器 PCPC 2 2 取指令的数据通路 取指令的数据通路 PC MARPC MAR MMMM MDRMDR IRIR 3 3 指令指令 LDALDA X X 的数据通路 的数据通路 X X MARMAR MMMM MDRMDR ALUALU ACAC 4 4 指令指令 ADDADD Y Y 的数据通路 的数据通路 Y Y MARMAR MMMM MDRMDR ALUALU ADDADD ACAC 5 5 指令指令 STASTA Z Z 的数据通路 的数据通路 Z Z MARMAR ACAC MDRMDR MMMM 简答题 简答题 1 1 试述先行进位解决的问题及基本思想 试述先行进位解决的问题及基本思想 答 先行进位解决的问题是进位的传递速度 其基本思想是 让各位的进位与低位的进位答 先行进位解决的问题是进位的传递速度 其基本思想是 让各位的进位与低位的进位 无关 仅与两个参加操作的数有关 由于每位的操作数是同时给出的 各进位信号几乎可无关 仅与两个参加操作的数有关 由于每位的操作数是同时给出的 各进位信号几乎可 以同时产生 和数也随之产生 所以先行进位可以提高进位的传递速度 从而提高加法器以同时产生 和数也随之产生 所以先行进位可以提高进位的传递速度 从而提高加法器 9 的运算速度 的运算速度 2 2 写出一条取指微指令的微命令序列 写出一条取指微指令的微命令序列 答 答 PC PC ABAB ADS ADS M IO 1M IO 1 W R 0W R 0 DB DB IRIR PC 1 PC 1 3 3 静态存储器依靠什么存储信息 动态存储器又依靠什么原理存储信息 试比较它们的优缺静态存储器依靠什么存储信息 动态存储器又依靠什么原理存储信息 试比较它们的优缺 点 点 答 静态存储器答 静态存储器 SRAMSRAM 双极型 静态 双极型 静态 MOSMOS 型 型 依靠双稳态电路内部交叉反馈的机制存储信息 功耗较大 速度快 作依靠双稳态电路内部交叉反馈的机制存储信息 功耗较大 速度快 作 Cache Cache 动态存储器动态存储器 DRAMDRAM 动态 动态 MOSMOS 型 型 依靠电容存储电荷的原理存储信息依靠电容存储电荷的原理存储信息 功耗较小功耗较小 容量大容量大 速度较快速度较快 作主存 作主存 4 4 画图说明控制器的构成及各部件的功能 画图说明控制器的构成及各部件的功能 答 答 程序计数器程序计数器 PC PC 即指令地址寄存器 存放当前正在执行的指令地址或下一条指令即指令地址寄存器 存放当前正在执行的指令地址或下一条指令 地址 指令地址形成地址 指令地址形成 PC 1 PC PC 1 PC 或 或 转移指令修改其内容 转移指令修改其内容 指令寄存器 指令寄存器 IRIR 用以存放当前正在执行的指令 用以存放当前正在执行的指令 指令译码器或操作码译码器 指令寄存器中的操作码进行分析解释 产生相应的控制信指令译码器或操作码译码器 指令寄存器中的操作码进行分析解释 产生相应的控制信 号 号 脉冲源及启停线路脉冲源及启停线路 脉冲源产生一定频率的脉冲信号作为整个机器的时钟脉冲 是机器脉冲源产生一定频率的脉冲信号作为整个机器的时钟脉冲 是机器 周期和工作脉冲的基准信号 周期和工作脉冲的基准信号 时序控制信号形成部件时序控制信号形成部件 根据当前正在执行的指令的需要 产生相应的时序控制信号 根据当前正在执行的指令的需要 产生相应的时序控制信号 5 5 指令和数据均存放在内存中 计算机如何从时间和空间上区分它们是指令还是数据 指令和数据均存放在内存中 计算机如何从时间和空间上区分它们是指令还是数据 答 时间上讲 取指令事件发生在答 时间上讲 取指令事件发生在 取指周期取指周期 取数据事件发生在 取数据事件发生在 执行周期执行周期 从空间 从空间 上讲 从内存读出的指令流流向控制器 指令寄存器 上讲 从内存读出的指令流流向控制器 指令寄存器 从内存读出的数据流流向运算器 从内存读出的数据流流向运算器 通用寄存器 通用寄存器 6 6 简述简述 CISCCISC RISCRISC 的主要优缺点 的主要优缺点 答答 CISC CISC 复杂指令系统计算机复杂指令系统计算机 的问题的问题 1 1 设计周期长 正确性难以保证且不易维护等 设计周期长 正确性难以保证且不易维护等 2 2 需要大量硬件支持的大多数较复杂的需要大量硬件支持的大多数较复杂的 指令却利用率很低 造成硬件资源的极大浪费 指令却利用率很低 造成硬件资源的极大浪费 RISCRISC 是在继承是在继承 CISCCISC 的成功技术并克服的成功技术并克服 CISCCISC 的缺点的基础上产生并发展起来的 大部分的缺点的基础上产生并发展起来的 大部分 RISCRISC 具有下述一些特点 具有下述一些特点 1 1 优先选取使用频率最高的一些简单指令 以及一些很有用但不复杂的指令 避免复杂指优先选取使用频率最高的一些简单指令 以及一些很有用但不复杂的指令 避免复杂指 令 令 2 2 指令长度固定 指令格式种类少 寻址方式种类少 指令之间各字段的划分比较一致 指令长度固定 指令格式种类少 寻址方式种类少 指令之间各字段的划分比较一致 各字段的功能也比较规整 各字段的功能也比较规整 10 3 3 只有取数 存数指令只有取数 存数指令 10ad 10ad store store 访问存储器 其余指令的操作都在寄存器之间进行 访问存储器 其余指令的操作都在寄存器之间进行 4 CPU 4 CPU 中通用寄存器数量相当多 算术逻辑运算指令的操作数都在通用寄存器中存取 中通用寄存器数量相当多 算术逻辑运算指令的操作数都在通用寄存器中存取 5 5 大部分指令在一个或小于一个机器周期内完成 大部分指令在一个或小于一个机器周期内完成 6 6 以硬布线控制逻辑为主 不用或少用微码控制 以硬布线控制逻辑为主 不用或少用微码控制 7 7 一般用高级语言编程 特别重视编译优化工作 以减少程序执行时间 一般用高级语言编程 特别重视编译优化工作 以减少程序执行时间 7 7 较水平微指令与垂直微指令的优缺点 较水平微指令与垂直微指令的优缺点 1 1 水平型微指令并行操作能力强 效率高 灵活性强 垂直型微指令则较差 水平型微指令并行操作能力强 效率高 灵活性强 垂直型微指令则较差 2 2 水平型微指令执行一条指令的时间短 垂直型微指令执行时间长 水平型微指令执行一条指令的时间短 垂直型微指令执行时间长 3 3 由水平型微指令解释指令的微程序 有微指令字较长而微程序短的特点 垂直型微指令由水平型微指令解释指令的微程序 有微指令字较长而微程序短的特点 垂直型微指令 则相反 则相反 4 4 水平型微指令用户难以掌握 而垂直型微指令与指令比较相似 相对来说 比较容易掌水平型微指令用户难以掌握 而垂直型微指令与指令比较相似 相对来说 比较容易掌 握 握 8 8 程序控制器 程序控制器 当指令取入当指令取入 IRIR 中以后 根据操作码进行译码 得到相应指令的第一条微指令的地址 中以后 根据操作码进行译码 得到相应指令的第一条微指令的地址 指令译码部件可用只读存储器组成 将操作码作为只读存储器的输入地址 该单元的指令译码部件可用只读存储器组成 将操作码作为只读存储器的输入地址 该单元的 内容即为相应的微指令在控制存储器内容即为相应的微指令在控制存储器 根据控制存储器中的地址从控制存储器取出微指令 并将它存指令译码部件可用只读根据控制存储器中的地址从控制存储器取出微指令 并将它存指令译码部件可用只读 存储器组成 将操作码作存储器组成 将操作码作 控制字段各位的输出通过连接线直接与受控制的门相连 于是就提供了在本节所提出控制字段各位的输出通过连接线直接与受控制的门相连 于是就提供了在本节所提出 的控制信号 的控制信号 1 写出下列数据规格化浮点数的编码写出下列数据规格化浮点数的编码 设设 l 位符号位 阶码为位符号位 阶码为 5 位移码 尾数为位移码 尾数为 10 位补码位补码 1 111000 2 10101 3 0 01011 解解 1 111000 26 0 111000 11 符号位为符号位为 0 6 的阶码移码表示为的阶码移码表示为 10110 尾数补码为 尾数补码为 1110000000 所以 所以 111000 规格化浮规格化浮 点数的编码为点数的编码为 0 10110 1110000000 2 10101 25 0 10101 符号位为符号位为 1 5 的阶码移码表示为的阶码移码表示为 10101 尾数补码为 尾数补码为 0101100000 格化浮点数的编码为 格化浮点数的编码为 1 10101 0101100000 3 0 01011 2 1 0 1011 符号位为符号位为 0 1 的阶码移码表示为的阶码移码表示为 01111 尾数补码为 尾数补码为 1011000000 所以 所以 0 01011 的规格的规格 化浮点数的编码为化浮点数的编码为 0 01111 1011000000 2 用变形补码计算 用变形补码计算 X Y X Y 并判别结果的正确性 设 并判别结果的正确性 设 X 0 11011 Y 0 10010 解 解 X 补补 0011011 Y 补补 1101110 Y 补补 0010010 X 补补 Y 补补 0101101 溢出溢出 X 补补 Y 补补 0001001 无溢出无溢出 X Y 0 01001 4 求信息码 求信息码 01101110 的海明校验码 画出能指示和纠正的海明校验码 画出能指示和纠正 1 位出错位的海明校验逻辑电路 位出错位的海明校验逻辑电路 解解 1 求信息码求信息码 01101110 的海明校验码的海明校验码 确定海明校验位的位数 确定海明校验位的位数 设设 R 为校验位的位数 则整个码字的位数应满足不等式为校验位的位数 则整个码字的位数应满足不等式 N K R 2R 1 设设 R 3 则 则 23 1 7 N 8 3 11 不等式不满足不等式不满足 设设 R 4 则 则 24 1 15 N 8 3 11 不等式满足 不等式满足 所以所以 R 最小取最小取 4 确定校验位的位置 位号确定校验位的位置 位号 1 12 为为 2 的权值的那些位 即的权值的那些位 即 20 21 22 23的位置作为校验位 记作的位置作为校验位 记作 P1 P2 P3 P4 余下的为有效信息位 即 余下的为有效信息位 即 1 2 3 4 5 6 7 8 9 10 11 12 P1 P2 D0 P3 D1