FPGA实验报告

CPLD FPGA 实验报告实验报告 专业 专业 学号 学号 姓名 姓名 1 实验目的和要求实验目的和要求 1 掌握 Verilog HDL 模块的基本结构 2 掌握模块的调用方法 3 掌握基于 Quartus II 的 CPLD FPGA 开发流程 本实验为数字时钟设计 要求设计模为 24 的加法计数器模块 分频模块 还有译码显示模块 最后编写顶层代码 完成系统的仿真 2 实验设备实验设备 电脑一台 quartus modelism 软件 3 实验步骤实验步骤 本实验包括三个模块 计数器模块 分频模块 译码显示模块 实验原理 框图如图 3 1 所示 图 3 1 实验原理框图 分频器 模60BCD码 加法计数器 数数字字时时钟钟 时钟 6MHz 复位 FPGA CPLD实现部分 4 7译码器 数码管 1 首先打开 quartus9 0 软件 建立一个工程 digit clk 如图 3 2 所示 图 3 2 建立 quartus 工程 2 在这个工程中创建三个 Verilog HDL 文件 并分别命名为不同模块 名 然后在每个模块中编写出对应的代码 最后编写顶层文件代码 如图 3 3 所示 图 3 3 各个模块代码编写 3 当所有代码都编写完成后 需要对所都程序进行编译 分析综合 4 当程序无错误时 建立波形文件 在波形文件中加入相应的信号 4 实验结果实验结果 在仿真过程中 6MHZ 分频是无法实现的 因此在仿真过程中不使用分频 只是给一个时钟脉冲 在仿真中为了观察方便 特意多设定了两个输出 h l h 表示计数器计数值的高位 l 表示计数值的低位 out1 为低位显示端 out2 为高位显示端 out1 0 与低位数码管的 g 端对应 out2 0 与高位数码管 g 端对应 out2 6 与高位数码管 a 端对应 仿真波形如下 在 quartus 中仿真后 再在 modelsim 中仿真 如下图 5 讨论和分析讨论和分析 本次实验为设计实现模 24 的数字时钟设计 其中包括由 6MHz 到 1Hz 的分 频模块 模 24BCD 码加法计数器模块 4 7 译码器模块和顶层文件的设计 并 通过 Quartus 和 Modelsim 进行仿真 在本次实验中 首先将 6MHZ 的频率分 成 1HZ 的秒脉冲 由于实验要求为 24 进制的时钟 故将 1HZ 频率加在计数器 上可以实现秒计数 同时通过译码程序将计数器当前的数值显示在 7 段数码管 上 6 附录附录 分频模块将 6MHZ 的时钟变成 1HZ 的频率 具体代码如下 module clk6m to 1s rst clk6m clk1s clk1s rising input rst input clk6m output reg clk1s output reg clk1s rising reg clk1s buf reg 31 0 cnt2999999 always posedge clk6m if rst cnt2999999 32 d3000000 cnt2999999 32 d0 else cnt2999999 cnt2999999 32 d1 always posedge clk6m if rst clk1s 1 b0 else if cnt2999999 32 d1 clk1s clk1s always posedge clk6m if rst begin clk1s rising 1 b0 clk1s buf 1 b0 end else begin clk1s buf clk1s if clk1s 1 b1 else clk1s rising 1 b0 end endmodule 24 进制的加法计数代码如下 module bcd cnt24 rst clk cin qout lout input rst clk cin output 3 0 qout output 3 0 lout reg 3 0 qout reg 3 0 lout always posedge clk if rst begin qout 4 d0 lout 4 d0 end else if cin begin if qout 3 0 lout 3 0 8 b00100011 begin qout 3 0 4 d0 lout 3 0 4 d0 end else if lout 3 0 4 d9 begin lout 3 0 4 d0 qout 3 0 qout 3 0 4 d1 end else lout 3 0 lout 3 0 4 d1 end endmodule 译码显示模块具体代码如下 module decoder47 din dout input 3 0 din output 6 0 dout reg 6 0 dout always din case din 4 d0 dout 7 b0000001 4 d1 dout 7 b1001111 4 d2 dout 7 b0010010 4 d3 dout 7 b0000110 4 d4 dout 7 b1001100 4 d5 dout 7 b0100100 4 d6 dout 7 b0100000 4 d7 dout 7 b0001111 4 d8 dout 7 b0000000 4 d9 dout 7 b0001000 default dout 7 bx endcase endmodule 顶层模块设计代码如下 module shuzishizhong clk6m rst out1 out2 input clk6m rst output 6 0 out1 output 6 0 out2 wire 3 0 l wire 3 0 q wire clk1s clk6m to 1s k1 rst rst clk6m clk6m clk1s clk1s risi